KR100333209B1 - 경계없는 비트라인과, 워드라인과, 디램 구조체를 제조하는 공정 및 그 결과 구조체 - Google Patents

경계없는 비트라인과, 워드라인과, 디램 구조체를 제조하는 공정 및 그 결과 구조체 Download PDF

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Abstract

본 발명의 특성은 최소 치수 미만(subminimum dimension)의 워드라인을 그 워드라인과 경계가 없는(borderless) 비트라인 컨택트(contact)를 사용하여 대략 최소 치수인 개개의 게이트 세그먼트에 결합시키는 것이다. 본 발명의 또다른 목적은, 개개의 세그먼트 게이트 전도체를 구비하고, 워드라인과 경계가 없는 비트라인 컨택트를 갖는 최소 치수 미만 게이트 커넥터를 구비하는 트랜지스터를 제공하는 것이다. 본 발명은 게이트를 포함하는 트랜지스터를 구비하는 DRAM 셀로 이루어진 반도체 구조체 및 그 제조 방법에 관한 것이다. 게이트는 얇은 유전성 재료 상의 폴리실리콘과 같은 게이트 전도체의 개개의 세그먼트를 포함한다. 트랜지스터는 소스/드레인 영역을 구비하는 단결정 반도체 기판을 더 포함한다. 활성 전도성 워드라인은 세그먼트 게이트 전도체 상에 증착되며 전도성 재료인 워드라인을 통해 그 세그먼트 게이트 전도체와 전기적으로 접촉한다. 활성 워드라인이 세그먼트 게이트 전도체와 접촉하는 부분을 제외하고 절연성 재료가 활성 워드라인을 완전히 둘러싼다. 절연성 재료와 접촉하는 비트라인 컨택트는 소스/드레인 영역 내에 있는 워드라인 컨택트를 둘러싸서 비트라인 컨택트를 워드라인과 경계가 없게 만든다.

Description

경계없는 비트라인과, 워드라인과, 디램 구조체를 제조하는 공정 및 그 결과 구조체{PROCESS FOR BUILDING BORDERLESS BITLINE, WORDLINE AND DRAM STRUCTURE AND RESULTING STRUCTURE}
본 발명은 전반적으로 트랜지스터 및 반도체 상호 접속 기법을 사용한 DRAM 셀 설계에 관한 것으로서, 보다 상세하게는 DRAM 셀용의 전도성 워드라인과 그 제조 방법에 관한 것이다. 이때, 비트라인 컨택트(contact)는 상기 워드라인과 경계가 없으며(borderless) 이는 DRAM에 대한 중첩 비트라인(folded-bitline) 아키텍쳐에 있어 특히 유용하게 된다.
많은 수의 DRAM 셀이 워드라인과 상호 접속되며, 워드라인 및 워드라인 사이의 간격은 중첩 비트라인 셀의 크기를 결정한다. 전형적으로, 워드라인은 알루미늄이나 폴리실리콘처럼 반도체 표면 상의 절연 재료 위에 증착되고 포토리소그래픽적인 라인으로서 규정되는 전도체의 얇은 필름으로서 형성된다. 라인 폭과 간격을 포토리소그래픽적으로 규정된 최소 라인보다 작게 만드는 것은 포토리소그래픽적으로 불가능하므로, 워드라인 및 워드라인 사이의 간격을 줄이려는 노력에는 한계가 있다. 예를 들어, 라인 폭을 줄이는 것은 가능하지만, 라인 폭을 줄이면 일반적으로 라인 사이의 간격이 늘어나고, 따라서 전체적인 워드라인 피치는 향상되지 않는다. 포토리소그래픽적 최소 치수를 줄이는데는 많은 비용이 들고, 그러한 노력들에 의해 여러 세대의 반도체 제품들이 규정되어 왔다. DRAM 셀의 각 세대에서, 포토리소그래픽적으로 규정된 워드라인과 그와 관련된 간격은 각각 포토리소그래픽적인 최소값에서 형성되어 왔다. 그러한 노력들에 의해 여러 세대의 반도체 제품들이 규정되어 왔다. 캐패시터, 전송 디바이스, 관련된 절연체들이 배선 8 스퀘어 제한(wiring 8 square limit)을 넘어 계속 축소됨에 따라, 리소그래픽적으로 형성된 평면 배선(planar wiring)이 궁극적인 DRAM 셀 크기를 제한할 것이다. 하나의 디바이스와 하나의 캐패시터로 된 중첩 DRAM 셀(one device and one capacitors folded DRAM cell)은 세 개의 분리된 접속부들(배선들)과 하나의 캐패시터 기판으로 이루어진다. 상기 세 개의 배선은 두 개의 워드라인과 하나의 비트라인, 또는 하나의 워드라인과 두 개의 비트라인으로 이루어진다. 배선을 패킹(packing)하는 것이 DRAM 셀 크기의 주된 결정 요인 중의 하나이다.
중첩 비트라인 DRAM 셀 설계에 있어서는, 여기에서 참조로서 인용되며 본 출원의 출원인에게 양도된 디. 엠. 케니(D. M. Kenny)의 'Semiconductor Trench Capacitor Cell with Merged Isolation and Node Trench Construction'이라는 명칭의 미국 특허 4,801,988(''988 특허')호에서 설명하고 묘사하는 바와 같이, 활성 및 패싱 워드라인이 모두 각각의 셀을 통과한다. 도 1에 도시한 한 쌍의 셀을 위한 트렌치 캐패시터(505A, 510A)를 가로지르는 것이 워드라인(515A, 520A)이다. 이러한 DRAM 셀에 필요한 간격은 각각의 셀 내에 있는 두 개의 워드라인 각각을 위한 최소 치수와 각각의 워드라인 사이의 각각의 간격에 대한 추가적인 최소 치수이다. 따라서, 통상적인 셀의 전체 최소 길이는 4 최소 치수이다. 셀의 폭은 적어도 2 최소 치수로서, 그들 중 하나는 셀 안에 있는 구성 원소들을 위한 것이고, 다른 하나는 비트라인 사이에 있고 셀들 사이의 간격들 내에 있는 비트라인 커넥터들을 위한 것 뿐 아니라 두꺼운 아이솔레이션(트렌치 캐패시터가 이 아이솔레이션의 일부분일 수도 있다)을 위한 것이기도 하다. 따라서, 통상적인 DRAM 셀의 최소 면적은 8스퀘어 최소 치수, 혹은 8스퀘어이다.
포토리소그래픽적 한계를 피하려는 한 접근 방법은 전도성 측벽 레일로 이루어진 워드라인을 제공하는 것이다. 그러한 레일의 폭은 증착된 전도체의 두께에 의해 규정되며, 그 두께는 포토리소그래픽적 최소 치수보다 상당히 작을 수 있다. 본 출원의 출원인에게 양도된 씨에(Hsieh)의 'Field Effect Transistor Formed With Deep-Submicron Gate'라는 명칭의 미국 특허 제 5,202,272호(''272 특허')와 로우리(Lowrey)의 'Process for Fabricating a DRAM Array Having Feature Widths that Transcend the Resolution Limit of Available Photolithography'라는 명칭의 미국 특허 제 5,013,680호(''680 특허')는 모두 여기에 참조로서 인용되며, 최소 치수 미만의 전도성 측벽 스페이서(spacer)를 사용하여 워드라인을 형성하는 방법을 제시한다.
이러한 최소 치수 미만의 스페이서 레일 워드라인을 사용함에 있어서 직면하게 되는 한 문제점은 디바이스 길이와 소스 및 드레인의 측면 확산 정도를 정밀하게 제어하기가 어렵다는 것이다. 예를 들어, 스페이스 두께나 측면 확산을 약간만 변화시켜도 최소 치수 미만 채널의 길이가 많이 변하게 된다. 그 결과, 한편으로는 누설 전류가 커지고, 다른 한편으로는 성능이 저하된다. 본 발명은 종래 기술의 최소 치수 미만 측벽 스페이서 레일 워드라인의 어려움을 해결한다.
게다가, 서브리소그래픽적 워드라인 및/또는 비트라인에 대한 종래 기술의 구조체와 기법은 워드라인과 경계가 없는 비트라인 컨택트를 제공하지 못한다.
따라서, 본 발명의 목적은 포토리소그래픽적으로 형성된 게이트를 구비하며, 비트 라인 컨택트가 워드라인과 경계가 없으며, 8 스퀘어 미만의 면적을 갖는 중첩 비트 라인 DRAM 셀을 제공하는 것이다.
본 발명의 또다른 특성은 최소 치수 이하 워드라인을, 비트 라인 컨택트가 상기 워드라인과 경계가 없는 상태로, 대략 최소 치수인 개개의 게이트 세그먼트에 접속하는 것이다.
본 발명의 또다른 목적은 개개의 세그먼트 게이트 전도체를 구비하고 최소 치수 미만 게이트 도전체를 구비하며, 그 비트 라인 컨택트가 워드 라인과 경계가 없는 트랜지스터를 제공하는 것이다.
본 발명의 이러한 목적들과 기타 목적들은 게이트를 포함하는 트랜지스터를 구비하는 DRAM 셀로 이루어진 반도체 구조체에 의해 달성된다. 상기 게이트는 얇은 유전성 재료 상의 폴리실리콘과 같은 게이트 전도체의 개개의 세그먼트를 포함한다. 상기 트랜지스터는 소스/드레인 영역을 구비하는 단결정 반도체 기판을 포함한다. 활성 전도성 워드라인이 세그먼트 게이트 전도체 상에 증착되어 전기적으로 접촉하며, 상기 워드 라인은 전도성 재료이다. 절연성 재료는 워드라인이 세그먼트 게이트 전도체와 접촉하는 부분을 제외하고 그 워드라인을 완전히 둘러싼다. 절연성 재료와 접촉하는 비트라인 컨택트가 소스/드레인 영역 내에 있는 워드라인을 둘러싸서 비트라인 컨택트를 워드라인과 경계가 없게 한다. 또한, 본 발명은 그러한 DRAM 셀을 제조하는 방법을 제공한다.
도 1 내지 12는 본 발명에 따른 트랜지스터를 갖는 DRAM을 형성하는 공정 중에 있는 단계들을 나타내는 세로 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판12 : 게이트
14 : 얇은 유전성 재료16 : 소스/드레인 영역
17 : 실리콘 이산화물 18 : 실리콘 질화물층
19 : 유전성 재료22 : 실리콘 이산화물
24 : 개구26 : 실리콘 질화물층
30 : 개구31: 장벽
32 : 티타늄 질화물36 : 알루미늄
38 : 개구40 : 제 1 지주
42 : 제 2 지주46 : 절연 재료
48 : 실리콘 이산화물층50 : 폴리싱된 표면
52 : 실리콘 이산화물54 : 비트라인 컨택트 개구
56 : 비트라인 컨택트58 : 비트라인
도 1 내지 12는 본 발명에 따라 DRAM 셀을 형성하는 단계들을 도식적으로 보여준다. 바람직한 실시예에서는 실리콘 기법으로 실리콘 웨이퍼를 활용하여 셀을 형성하지만, 게르마늄과 갈륨 비화물 또는 기타 재료들도 사용할 수 있다. 그러나, 실리콘이 가장 널리 그리고 일반적으로 사용되는 재료이므로, 본 발명은 실리콘을 사용하는 것에 대해 설명할 것이다.
여기에 사용되는 수평이라는 용어는 칩의 방위(orientation)와는 무관하게, 반도체 칩이나 웨이퍼의 통상적인 이차원 표면과 평행한 평면으로 정의한다. 수직이라는 용어는 상기 정의한 수평과 전반적으로 수직이거나 직교하는 방향을 지칭한다. '위(on)', ('측벽(sidewall)'에서와 같은) '옆(side)', '보다 위(higher)', '보다 아래(lower)', '위(over)', '아래(under)' 등의 용어는 칩의 방위와는 무관하게, 칩이나 웨이퍼의 상부 표면 위에 있는 통상적인 이차원 표면을 기준으로 정의한다.
중첩 비트라인 DRAM 아키텍쳐는 본 발명을 응용할 수 있는 트랜지스터 어레이의 한 예이다. 본 발명은 게이트 전도체의 개개의 세그먼트로부터 형성된 게이트를 구비하는 DRAM 셀을 제공하며, 이 게이트는 대략 1 최소 치수의 길이(오버레이 공차(overlay tolerance) 이내에서)와 폭을 갖는다. 그러한 세그먼트 게이트들을 상호 접속하는 워드라인과, 활성 및 패싱 워드라인 사이의 간격은 각각 최소 치수 미만인데, 이는 워드라인이 측벽을 따라 부합적으로 증착된 전도체를 방향성 에칭(directional etch)함으로써 형성되기 때문이다. 또한 상기 워드라인은 유전 재료 혹은 절연 재료내에 봉입(encase)되어, 이 워드 라인은 비트 라인 컨택트와 경계가 없게된다. 단지 두 개의 어레이 전송 디바이스만을 형성하는 것을 제시하였지만, 상기 어레이가 이러한 방식으로 형성되어 상호 접속된 많은 셀들을 구비한다는 것을 이해하여야 한다.
본 발명의 도면들은 본 발명의 DRAM 셀을 제조하는 공정과 단계들을 나타낸다. 본 발명의 제조에 있어서 초기 공정 단계가 본 출원의 출원인에게 양도된 디 엠 케니(D. M. Kenney)의 'Diffused Buried Plate Trench DRAM Cell Array'라는 명칭의 미국 특허 제 5,264,716(''716 특허')의 도 3 내지 도 10에 도시되어 있으며, 상기 특허는 여기에 참조로서 인용된다. 그러나 '716 특허에서는 전체 워드라인이 마스킹 단계에 의해 규정된다. 본 발명에서는 전체 워드라인 대신 개개의 직사각형이나 정사각형 게이트 스택 세그먼트가 상기 마스킹 단계에 의해 규정되며, 여기에서 각 세그먼트는 하나의 트랜지스터에 대한 하나의 게이트만을 구비한다. 바람직하게 게이트 세그먼트는 이차원 표면을 따라 각 방향으로 대략 1 최소(혹은 약간 더 큰) 치수를 가져서 오버레이 공차를 수용하고, 상기 게이트는 트렌치 캐패시터 사이의 최소 치수 간격을 채우도록 배열된다.
도 1을 참조하면, 단결정 실리콘 기판(10)이 제공되는데, 상기 기판(10) 위에 있는 얇은 유전성 재료(14) 상에는 두 개의 폴리실리콘 게이트(12)가 얹혀 있다. 상기 기판 위 두 게이트(12) 옆에는 소스/드레인 영역(16)이 있다. 기판(10) 위 두 게이트(12) 사이에는 실리콘 이산화물(17)이 증착된다. 유전성 재료(19)는 게이트(12)의 옆은 물론 그 뒤와 그 앞에도 존재한다. (캐패시터 등과, 스트랩(strap)과, 접속부 등의 기타 디바이스들이 전형적으로 기판 내에 존재하고 DRAM의 일부분을 형성하지만, 명확한 도시를 위해 이들을 생략하였다는 것을 이해하여야 한다.)
실리콘 질화물층(18)은 게이트(12)와 실리콘 이산화물 증착물(17) 위에 위치한다. 전형적으로, 게이트(12)는 500 내지 1500 Å 두께이다. 도 1에 도시한 게이트의 수직벽은 게이트 재료(12)를 완전히 둘러싸는 50 내지 400 Å 두께의 실리콘 질화물 스페이서에 의해 더 둘러싸인다. 유전층(14)은 50 내지 80 Å 두께이고 질화물층(18)은 300 내지 800 Å 두께이다. 도 2에 도시한 바와 같이, 실리콘 이산화물층(22)은 4000 내지 8000 Å 두께로 실리콘 질화물층(18) 위에 증착된다. 포토리소그래픽적인 기법에 의해 레지스트가 피복되고 패터닝(pattern)되며, 실리콘 질화물(18)을 에칭 차단제(etch stop)로 사용하여 이방성 에칭 개구(24)가 실리콘 이산화물(22) 내로 에칭된다. 개구(24)의 크기는 포토리소그래픽 기법에 의해 노광 및 현상할수 있는 크기인 1 과 2 최소 치수로서, 이하 명확하게 되는 바와 같이 리소그래픽적 치수 안에서 두 개의 워드라인을 위한 토대를 제공한다.
도 3은 실리콘 이산화물(22)의 노출된 표면위 전체와 실리콘 질화물층(18)의 상부에 증착된 실리콘 질화물의 부합적 코팅(26)을 나타낸다. 상기 코팅(26)은 대략 100 내지 400 Å 두께이다.
이 단계에 이어서, 포토레지스트와 포토리소그래픽적 기법을 사용해서 실리콘 질화물층(26, 18)이 그 내부에 에칭된 개구(30)를 갖게 되어 도 4에 도시한 것처럼 게이트(12) 표면을 드러낸다. 또한 이 에칭에 의해 소스/드레인 영역(16) 위에 놓인 장벽(31) 상의 실리콘 이산화물(22)의 측벽으로부터 실리콘 질화물의 일부가 제거된다.
이처럼 개구를 에칭하는 단계에 후속하여, 대략 50 내지 300 Å 두께의 티타늄 질화물(32)의 부합적 코팅이 웨이퍼 상에 있는 측벽 영역 상의 수평 영역과 수직 영역 위에 증착되어 상기 측벽 상의 얇은 층을 갖는 알루미늄의 연결(shunting)을 보장하기 위한 ― 필요한 경우 알루미늄 전도성 재료와 폴리실리콘 게이트 사이의 장벽층을 보장하기에 충분한 ― 필요한 전도성 재료를 제공한다. 이를 도 5에 도시하였다.
티타늄 질화물(32)을 증착하는 단계에 후속하여, 도 6에 도시한 바와 같이 전도성 재료, 바람직하기로는 알루미늄인 부합층(36)이 개구(24) 내 및 티타늄 질화물의 수평 표면 상에 있는 티타늄 질화물(32) 위에 증착된다. 이 증착 단계에 후속하여, 알루미늄(36)이 도 7에 도시한 바와 같이 이방적으로(anisotropically) 에칭되어 각각의 개구(24) 내에 있는 알루미늄 내에 개구(38)를 형성하는데, 상기 각각의 개구(24)는 그 내부에 증착된 알루미늄을 전기적으로 서로 절연된 제 1 지주(leg)(40)와 제 2 지주(42)로 분리한다. 이러한 이방적 에칭은 도 6에 도시한 바와 같이 각각의 개구(24)의 바닥에 있는 재료를 에칭시켜 없앨 뿐만 아니라, 실리콘 이산화물(22)의 수직벽 상의 알루미늄도 에칭시킬 수 있다. 또한, 이 에칭은, 티타늄 질화물(32)이 노출되어 실리콘 질화물(26)을 에칭 차단제로 활용하게 되는 때의 실리콘 질화물층(26) 상의 알루미늄과 같은 레벨로, 티타늄 질화물(32)을 에칭한다. 따라서, 두 전도체(40, 42)를 분리하는 티타늄 질화물은 전도체들(40, 42) 사이의 전도성 접촉을 방지하기 위하여 에칭된다. 이를 도 7에 도시하였다. 이 시점에서, 알루미늄이나 기타 전도성 재료인 전도체(42)는 게이트 폴리실리콘(12)과 접촉하게 되며, 따라서 활성 워드라인 역할을 한다. 제 2 지주(42)는 전도체이기는 하지만 실리콘 질화물층(18, 26)에 의해 게이트 폴리실리콘(12)으로부터 일정한 간격만큼 떨어져 그로부터 절연되므로 패싱 워드라인 역할을 한다. 따라서, 종국에는 활성 워드라인과 패싱 워드라인을 하나의 리소그래픽적 최소 치수 내에 포함하게 된다. 이 시점에서 활성 워드라인(40)과 패싱 워드라인(42) 모두 다른 디바이스들로 연장된다는 것에 유의해야 하는데, 본 기술 분야에서 잘 알려진 바와 같이 활성 워드라인은 패싱 워드라인이 되고, 그 역도 역시 성립한다.
그러나, 인접한 워드라인들(40, 42)은 동일한 루프(loop)의 일부분이며 분리할 필요가 있다. 이제 리소그래픽적 마스크를 사용하여 DRAM 어레이의 에지(edge)에 루프를 개방하고, 알루미늄과 티타늄 질화물을 등방성 에칭하여 루프로부터 두 개의 분리된 전도체를 생산한다.
알루미늄(30)을 에칭하여 활성 워드라인과 패싱 워드라인을 형성하는 단계에 후속하여, 워드라인들을 만들기 위한, 특히 현재 설명한 바대로 형성될 비트라인 컨택트와 경계가 없는 활성 워드라인(40)을 만들기 위한 후속 단계들이 이어진다. 이를 위하여, 전도체(40)가 게이트 폴리실리콘(12)과 접촉하는 부분을 제외하고 제 1 전도체(40)와 제 2 전도체(42)의 노출된 표면 전체를 완전히 피복하고 둘러싸기 위해, 바람직하게는 대략 100 내지 500 Å 두께의 실리콘 질화물인 절연 재료층(46)을 실리콘 이산화물(22)의 상부와 개구(24) 내에 증착한다. 이로 인해 전도체들(40, 42)이 완전하게 전체가 피복(encapsulation)되고, 따라서 활성 워드라인과 패싱 워드라인(40, 42)이 실리콘 질화물로 피복된다. 이를 도 8에 도시하였다. 바람직하게, 실리콘 질화물은 부합적 실리콘 질화물 증착 기법에 의해 증착된다.
실리콘 질화물(46)의 증착 단계에 후속하여, 도 9에 도시한 바와 같이 실리콘 이산화물층(48)이 증착되어 모든 잔여 개구들을 채우고 피복된 지주들(40, 42)을 덮는다. 그런 다음, 도 10에 도시한 바와 같이 실리콘 이산화물(22)이 폴리싱되어 그 상부 표면으로부터 모든 수평 필름들을 폴리싱해 낸다.
다음 단계는 소스/드레인 영역(16)과의 비트라인 컨택트를 제공하는 것이다. 이를 위하여, 폴리싱된 표면(50) 위에 실리콘 이산화물(52)이 증착되고, 그런 다음 포토레지스트와 리소그래픽적 기법에 의해 패턴이 노광되고 현상되어 비트라인 컨택트가 형성될 하부의 실리콘 이산화물 표면을 드러낸다. 그런 다음 워드라인 표면이 이방적으로 에칭되어 비트라인 컨택트 개구(54)를 형성한다. 도 11에 도시한 바와 같이 소스/드레인 영역(16)까지 에칭된다. 이상적으로 비트라인 컨택트 개구(54)는 상기 소스/드레인 영역(16)의 양 옆의 두 활성 워드라인 지주들(40, 42) 사이에서 에칭된다는 것을 이해해야 한다. 그러나 실제로는 자기 정렬(self aligning)이 아니기 때문에 많은 개구(54)는 도 11에 도시한 바와 같이 실제로 중심을 벗어나서 형성된다.
그런 다음 도 12에 도시한 바와 같이 실리콘 이산화물(22)의 수평 표면 위와, 비트라인 컨택트 개구(54) 내에 비트라인 컨택트(56)를 형성하고 실리콘 이산화물(22)의 수평 표면 상에 비트라인(58)을 형성하는 비트라인 컨택트 개구 내에, 전도성 재료를 증착시킴으로서, 비트라인 컨택트를 형성한다.
비트라인 컨택트(56)가 많은 경우 상기 기술한 바와 같이 떨어져 있거나(off-line) 중앙을 벗어나므로, 활성 워드라인(40)이 실리콘 질화물(46)과 같은 절연성 재료에 의해 절연되거나 보호되지 않으면, 비트라인 컨택트와 활성 워드라인 사이가 직접 단락되어 디바이스의 손상을 초래한다. 따라서, 활성 워드라인(40)을 실리콘 질화물로 피복함으로써, 비트라인을 워드라인과 경계가 없게 하면서도 비트라인 컨택트의 오정렬(misalignment)을 감수할 수 있다.
이와 같이, 본 발명의 바람직한 실시예들을 설명하였다. 그러나, 전술한 설명을 돌이켜 볼 때, 상기 설명은 단지 예시일 뿐이며, 본 발명은 여기에 설명한 특정 실시예에 한정되지는 않는다는 것을 이해하여야 한다. 그리고, 후속되는 청구 범위에서 주장하는 본 발명의 진정한 본질을 벗어나지 않는 범위 내에서 다양한 재배열과, 변경과, 치환이 구현될 수 있다는 것을 이해하여야 한다.
본 발명에 따르면, 8 스퀘어 미만의 치수를 갖고, 워드라인과 경계가 없는 비트라인 컨택트를 구비하며, 포토리소그래픽적으로 형성된 게이트를 구비하는 중첩 비트라인 DRAM 셀이 제공된다.

Claims (12)

  1. ① 게이트와 소스/드레인 영역을 포함하는 트랜지스터 ― 상기 게이트는 얇은 유전체 상의 게이트 전도체의 개개의 세그먼트(individual segment)를 포함하고, 상기 트랜지스터는 소스/드레인 영역을 구비하는 단결정 반도체 기판을 더 포함함 ― 와,
    ② 상기 세그먼트 게이트 전도체의 상부에 존재하며 상기 세그먼트 게이트 전도체와 전기적으로 접촉하는 활성 워드라인(active wordline) ― 상기 워드라인은 전도성 재료임 ― 과,
    ③ 상기 워드라인이 상기 세그먼트 게이트 전도체와 접촉하는 부분을 제외하고 상기 워드라인을 완전히 둘러싸는 절연 재료와,
    ④ 상기 워드라인을 둘러싸는 상기 절연 재료와 접촉하고 상기 소스/드레인 영역과 접촉함으로써 상기 워드라인과의 경계가 없게 된 비트라인 컨택트
    를 포함하는 DRAM 셀.
  2. 제 1 항에 있어서,
    상기 워드라인의 상기 전도성 재료는 1 최소 치수(one minimum dimension) 미만(equal to less than)인 폭을 갖는 DRAM 셀.
  3. 제 1 항에 있어서,
    전도성 재료인 패싱 워드라인(passing wordline) ― 상기 패싱 워드라인은 상기 게이트 전도체로부터 절연되고 상기 게이트 전도체의 상부에 놓임 ― 과,
    상기 활성 워드라인과 상기 패싱 워드라인 사이의 제 1 연관 간격(associated space) ― 상기 제 1 연관 간격은 1 최소 치수 미만임 ―
    을 더 포함하는 DRAM 셀.
  4. 제 3 항에 있어서,
    상기 셀은 중첩 비트라인 아키텍쳐(folded-bitline architecture)를 갖는 어레이의 일부인 DRAM 셀.
  5. ① 게이트와 소스/드레인 영역을 구비하는 제 1 디바이스 ― 상기 게이트는 얇은 유전체 상의 게이트 전도체의 개개의 세그먼트를 포함하고, 상기 디바이스는 소스/드레인 영역을 구비하는 단결정 반도체 기판을 더 포함함 ― 와,
    ② 상기 세그먼트 게이트 전도체의 상부에 존재하며 상기 세그먼트 게이트 전도체와 전기적으로 접촉하는 커넥터(connector) ― 상기 커넥터는 전도성 재료이고, 상기 전도성 재료는 상기 세그먼트 게이트 전도체를 넘어 연장됨(extending beyond) ― 와,
    ③ 상기 커넥터가 상기 세그먼트 게이트 전도체와 접촉하는 부분을 제외하고 상기 커넥터를 완전히 둘러싸는 절연 재료와,
    ④ 상기 커넥터를 둘러싸는 상기 절연 재료와 접촉하고 상기 소스/드레인 영역과 접촉하여 상기 커넥터와의 경계가 없게 된 전도성 컨택트 부재(contact member)와,
    ⑤ 제 2 디바이스를 포함하며,
    상기 커넥터는 상기 제 2 디바이스로 연장되며, 상기 커넥터는 1 최소 치수와 같거나 이보다 작은 폭을 갖는
    반도체 구조체.
  6. 제 5 항에 있어서,
    상기 전도성 부재는 상기 세그먼트 게이트 전도체의 상부에 존재하는 반도체 구조체.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 게이트 전도체는 폴리실리콘으로 이루어져 있고, 상기 커넥터는 전도성 재료로 이루어진 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법에 있어서,
    (a) 게이트를 구비하는 디바이스를 형성하는 단계 ― 상기 게이트는 얇은 게이트 유전체 상에 있는 게이트 전도체의 개개의 세그먼트를 포함하고, 상기 디바이스는 소스/드레인 영역을 구비하는 단결정 반도체 기판을 더 포함함 ― 와,
    (b) 상기 세그먼트 게이트 전도체의 상부에, 상기 세그먼트 게이트 전도체와 전기적으로 접촉하는 활성 워드라인을 형성하는 단계 ― 상기 활성 워드라인은 상기 디바이스를 넘어 연장된 전도성 재료임 ― 와,
    (c) 상기 전도성 재료가 상기 세그먼트 게이트 전도체와 접촉하는 부분을 제외하고 상기 전도성 재료를 절연성 재료로 둘러싸는(encapsulating) 단계와,
    (d) 트랜지스터의 상기 소스/드레인 영역 및 상기 전도성 재료를 둘러싸는 절연성 재료와 접촉하여 상기 워드라인과 경계가 없게 된 비트라인 컨택트를 생성하는 단계를 포함하는
    반도체 구조체 제조 방법.
  10. 제 9 항에 있어서,
    상기 전도성 재료를 둘러싸는 상기 절연 재료는 실리콘 질화물인 반도체 구조체 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 전도체 상부에 놓이고 상기 게이트 전도체로부터 절연되는 패싱 워드라인을 생성하는 단계를 더 포함하는 반도체 구조체 제조 방법.
  12. 제 11 항에 있어서,
    실리콘 이산화물 내에 개구를 형성하는 단계와, 상기 개구를 정의(define)하는 실리콘 이산화물 상에 실리콘 질화물 장벽(barrier) 재료를 제공하는 단계와, 상기 개구 내에 있는 상기 장벽 재료 상에 전도성 재료를 부합적으로 증착하는 단계와, 상기 전도성 재료를 에칭하여 실리콘 질화물 상에 이격된 두 개의 전도성 워드라인을 제공하는 단계와, 상기 워드라인의 노출된 표면 상에 실리콘 질화물을 증착하는 단계를 포함하는 공정에 의해 상기 활성 워드라인과 상기 패싱 워드라인을 형성하는 반도체 구조체 제조 방법.
KR1019990004954A 1998-03-31 1999-02-12 경계없는 비트라인과, 워드라인과, 디램 구조체를 제조하는 공정 및 그 결과 구조체 KR100333209B1 (ko)

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