JPH04162773A

JPH04162773A - 半導体装置

Info

Publication number: JPH04162773A
Application number: JP2289833A
Authority: JP
Inventors: Hiroyuki Tsukamoto; 浩之塚本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1992-06-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（目次〕・概要・産業上の利用分野・従来の技術（第７図、第８図）・発明が解決しようとする課題・課題を解決するための手段・作用・実施例 ■第１の実施例（第１図、第２図、第５図、第６図） ■第２の実施例（第３図） ■第３の実施例（第４図）・発明の効果〔概要］半導体装置に関し、更に詳しく言えば、多層配線を有す
る半導体装置に関し、信頼度の低下等を招くことなく、上部配線と下部導電体
とを接続するための開口部の周辺部において、上部配線
の膜厚を均一にするようになされた半導体装置を提供す
ることを目的とし、導電体上の、開口部が設けられた絶
縁膜と、前記開口部を被覆する帯状の第１の導ｉｔ！！
と、前記帯状の第１の導電膜の下部であって前君己開口
部の周辺部の一方の側の絶ｗ１．Ｍ中に埋め込まれた第
２の導電膜と、前記帯状の第１の導電膜の下部であって
前記開口部の周辺部の他方の側の絶縁膜中に埋め込まれ
たダミー部材膜とを有し、前記ダミー部材膜が埋め込ま
れることにより前記帯状の第１の導電膜の下部の前記開
口部及びその周辺部の対称性が改善されていることを含
み構成する。

〔産業上の利用分野〕

本発明は、半導体装置に関し、更に詳しく言えば、多層
配線を有する半導体装置に関する。

〔従来の技術〕

多層配線を有する半導体装置として代表的なものに、例
えばＤＲＡＭやＳＲＡＭがある。

高抵抗負荷型のＳＲＡＭの一例として第６図に示すメモ
リセルの回路構成を有するものがある。

通常、回路を構成する上で、２つのメモリセルが。

ビットライン８と接続される共通のＳ　／　Ｄ　ＳＲ域
石層４ｂ対して対称に作成される。従って、共通のＳ　
／　Ｄ　６１域層４ｂ上のコンタクトホール７ａ周辺部
の断面形状は第７図の右側の図に示すようになる。また
、同図の左側にメモリセルを一定個数集合したセルブロ
ックの周縁部のメモリセルの断面図を示す。

第７図において、図中符号１はＳｉ基板、３ａ〜３ｃは
ｓｔｙ板１上のゲート絶縁ｔ！！２ａ〜２ｃの上の、絶
縁ゲート型電界効果トランジスタ（’Ｍ　Ｉ　ＳＴ）の
ゲート電極、４ｂは隣接するＭＩＳＴの共通のＳ　／　
Ｄ　ｅｆｆ域層、４ａ、４ｃは隣接するＭｉｓＴそれぞ
れのＳ　／　Ｄ　ｅＭ域層、４ｄ、４ｅはセルブ０７り
周縁部のＭＩＳＴのＳ　／　Ｄ　ｔ＋１域層、５ａ。

５ｂはＳ／Ｄ領域層４ａ、４ｃと接続されているポリシ
リコン膜からなる抵抗、６はゲート電極３ａ、３ｂや抵
抗５ａ、５ｂを被覆する眉間絶縁膜、７ａ、７ｂは共通
のＳ　／　Ｄ　ｔｉ域層４ｂ及びセルブロック周縁部の
ＭＩＳＴのＳ／Ｄ領域Ｎ４ｅ上に形成されたコンタクト
ホール、８は共通のＳ／Ｄ領域層４ｂ及び周縁部のＳ／
Ｄ領域層４ｅと接続されるＡ１膜からなるビットライン
を示す。なお、第８図は第７図の上面図を示す。

〔発明が解決しようとする課題）ところで、セルブロックの周縁部では、高密度化のため
、面積を必要とする接地部分で終端しないようにしてい
る。従って、第７図、第８図に示すように、セルブロッ
クの周縁部では片側のメモリセルが存在しないので、周
縁部のピントライン８下部のコンタクトホール７ｂ及び
その付近の対称性が崩れる。従って、ハイアススバンタ
法などにより溶融・流動させてＡｌ膜からなるピントラ
イン８を形成した場合、コンタクトホールの段差の高さ
の低い方に通常より厚く、高さの高い方に通常より薄＜
Ａｆｔ！Ｉが形成される。このため、薄い膜厚の部分（
Ａ部）でビットライン８を流れる電流密度が大きくなり
、ＡＮのマイグレーションが起こりやすくなるという問
題がある。

この問題を解決するために、ＳＱ　Ｇ（Ｓｐｉｎ　０ｎ
Ｇｌａｓｓ　）などの塗布膜を形成して平坦化した後、
コンタクトホールを形成する場合があるが、そのための
工程が必要であり、手間が掛かるという問題がある。ま
た、ＳｏＧ膜の完全な熱硬化が難しく、ＳＯＧ膜に含ま
れる水分が滲み出す場合があり、Ａｌ膜等の腐食を招く
という問題がある。

本発明は、かかる従来の問題点に鑑みてなされたもので
、信頼度の低下等を招くことなく、上部配線と下部導電
体とを接続するための開口部の周辺部において、上部配
線の膜厚を均一にするようになされた半導体装置を提供
することを目的とするものである。

〔課題を解決するための手段〕

上記課題は、第１に、導電体上の、開口部が設けられた
絶縁膜と、前記開口部を被覆する帯状の第１の導電膜と
、前記帯状の第１の導電膜の下部であって前記開口部の
周辺部の一方の側の絶縁膜中に埋め込まれた第２の導電
膜と、前記帯状の第１の導ｔｒｉの下部であって前記開
口部の周辺部の他方の側の絶縁膜中に埋め込まれたダミ
ー部材膜とを有し、前記ダミー部材膜が埋め込まれるこ
とにより前記帯状の第１の導電膜の下部の開口部及びそ
の周辺部の対称性が改善されていることを特徴とする半
導体装置によって達成され、第２に、メモリセルブロッ
ク内の周縁部の絶縁ゲート型電界効果トランジスタと接
続されたビットラインの下部であって、ソース／ドレイ
ン領域とのコンタクトホールに対して周縁部側にダミー
部材膜が埋め込まれ、ビットラインの下部のコンタクト
ホール及びその周辺部の対称性が改善されていることを
特徴とする半導体装置によって達成され、第３に、前８己ダミー部材膜が、少なくとも絶縁ゲート
型電界効果トランジスタのゲート電極を形成する際に作
成される前記ゲート電極と同一の部材からなることを特
徴とする第２の発明に記載の半導体装置によって達成さ
れ、第４に、前記ダミー部材膜が、少なくとも抵抗形成時に
作成される抵抗を形成する際に作成された抵抗と、又は
セルプレートを形成する際に作成されるセルプレートと
１又はストレージノードを形成する際に作成されるスト
レージノードと同一の部材からなることを特徴とする第
２の発明に記載の半導体装置によって達成される。

［作用］本発明の半導体装置によれば、帯状の第１の導電膜の下
部であって開口部の周辺部の絶縁膜にダミー部材膜が埋
め込まれることにより、帯状の第１の導電膜の下部の開
口部及びその周辺部の対称性が改善されているので、関
口部を被覆して第１の導電膜が形成される際、バイアス
スパッタ法などにより第１の導電膜を溶融・流動させた
場合でも、偏って流れることがなく均一な膜厚の第１の
導電膜が形成される。従って、開口部の周辺部で帯状の
第１の導電膜を流れる電流密度の均一化を図ることがで
きる。

特に、ＤＲＡＭやＳＲＡＭなどのメモリセルブロック内
の周縁部では製造上片側のセルが存在しない場合が多い
ので、コンタクトホール及びその周辺部の対称性が崩れ
るが、この部分にダミー部材膜が埋め込まれることによ
り対称性を改善することができる。従って、均一な膜厚
の配線等を形成することができる。

これにより、ビットラインに流れる電流密度を一定に保
持することができるので、ビットラインのマイグレーシ
ョン等を防止することができる。

また、ダミー部材膜が、少なくともゲート電極を形成す
る際に作成されるゲート電極、抵抗を形成する際に作成
される抵抗、セルプレートを形成する際に作成されるセ
ルプレート又はストレージノードを形成する際に作成さ
れるストレージノード等の素子形成部材と同一の部材か
らなっているので、工程を増やす必要がなく、作成が容
易である。

更に、ＳＯＧ等の塗布膜を用いる必要もなく信頼度の低
下等を防止することができる。

〔実施例〕

以下、図面を参照しながら本発明の実施例について説明
する。

■第１の実施例第６図はＳＲＡＭのセルブロック内のメモリセルの回路
構成の一例を示す図である。通常、第６図に示すように
、セルブロック中央部ではビットラインに対して対称的
に配置されるが、セルブロック周縁部では高密度化のた
め、ピントラインの片側にしかメモリセルが存在しない
ので、ビットラインに対して対称的な配置でなくなって
いる。

第１図は、本発明の第１の実施例の高抵抗負荷型のＳＲ
ＡＭのセルブロックであって、第６図の一点鎖線で囲ま
れた領域の断面図を示す。同図において、右側の図はセ
ルプロνり中央部のコンタクトホール周辺部の断面図を
示し、左側の図はセルブロック周縁部のコンタクトホー
ル周辺部の断面図を示す０図中符号９はＳｔ基板（導電
体）、１０ａ〜１０ｃはＳｉ基板９上に形成されたゲー
ト絶縁膜、１０ｄはゲート絶縁膜１０ａ−１０ｃを形成
する際に作成された周縁部のＳｉＯ□膜、ｌｌａ〜ｌｌ
ｃはゲート絶縁）！１１０ａ〜１０ｃ上のポリシリコン
膜からなるゲート電極（ワードライン；第２の導電膜）
、ｌｉｄはゲート電極１２ａ〜１２ｃを形成する際に作
成されたゲート電極１２ａ−１２ｃと同一の幅や膜厚を
有する帯状のポリシリコン膜からなるダミー部材膜、１
２ａ−１２ｅはＭＩＳＴのＳ　／　Ｄ　ＳＩ域層、１３
ａ〜１３ｃはポリシリコン膜からなる抵抗、１４はゲー
ト電極１１ａ〜ｌｌｃ、ダミー部材膜ｌｉｄ及び抵抗１
３ａ〜１３ｃを被覆するＢＰＳＧ膜などの層間絶縁膜、
１５ａ、１５ｂは共通のＳ／Ｄ領域層１３ｂ及び周縁部
のＳ　／　Ｄ　ｅＩ域層１３ｄ上の眉間絶縁膜１４に形
成されたコンタクトホール（開口部）で、コンタクトホ
ール１５ａ、１５ｂを被覆するビットラインのステップ
カバレージの向上のためコンタクトホール１５ａ。

１５ｂ周縁部にテーパを有している。また、１６はゲー
ト電極１１ａ〜ｌｌｃ及びダミー部材膜ｌｉｄと交差し
ているビットライン（第１の導電膜）で、ステップカバ
レージの向上のためバイアススパッタ法などによりＡｌ
膜を溶融・流動させて形成されている。

次に、このようなＳＲＡＭを作成する方法について第２
図（ａ）〜（ｄ）を参照しながら説明する。

まず、同図（ａ）に示すように、Ｓｉ基板９を酸化して
膜厚約２００人のゲート絶縁ｌ１１０を形成する。次い
で、膜厚約１５００人のポリシリコンＦＩ１１１を全面
に形成した後、パターニングしてほぼ周期的に並ぶ帯状
のゲート電極（ワードライン；第２の導電１りｌｌａ〜
ｌｌｃを形成する。このとき、メモリセルブロック周縁
部のＳ　／　Ｄ　ｆｉｌ域層となるべき領域を挟んで端
部のゲート電８ｉｌｌｃと対称な位置にゲート電極と膜
厚や幅の等しい帯状のポリシリコン膜からなるダミー部
材１！１１　ｄを形成する。

続いて、ゲート電極１１ａ〜ｌｌｃの両側のＳｉ基板９
にＳ／ＤＩＭ域層１２ａ　〜１２ｅを形成する（同図（
ｂ））。

次に、ゲート電極１１　ａ　〜１１　ｃをＢＰＳＧ膜か
らなる層間絶縁膜１４ａにより被覆した後、この層間絶
縁１１１１４ａ上の所定の位置にポリシリコン膜からな
る抵抗１３ａ＝１３ｃを形成する（同図（ｃ））。

次いで、ＢＰＳＧＭからなる眉間絶縁膜１４ｂを形成し
た後、全膜厚約１μｍの層間絶＆１１１１１４をバター
ニングしてＳ　／　Ｄ　Ｉａ域層１２ｂ、１２ｅ上にコ
ンタクトホール（開口部）１５ａ、１５ｂを形成する。

その後、ステップカバレージを向上するため、眉間絶縁
膜１４を加熱してコンタクトホール１５ａ。

１５ｂの開口端の周縁部を流動させ、テーパを形成する
（同図（Ｃ））。

次いで、バイアススパッタ法により膜厚約１μｍのＡｌ
膜を全面に形成した後、バターニングしてゲートｔ８ｉ
１１ａ〜１１Ｃ及びダミー部材［１１ｄと交差するビッ
トライン（第１の導電膜）１６を形成すると、セルブロ
ックが完成する。

このように作成されたＳＲＡＭのセルブロックによれば
、セルブロックの周縁部ではビットライン１６の片側に
しかメモリセルが存在しないので、ビットライン１６に
対して対称的な配置でなくなっているが、その代わりに
ピットライン１６下部であってコンタクトホール１５ｂ
の周辺部の眉間絶縁膜１４内に、ゲート電極１１ａ〜Ｉ
ｌｃと同一の幅や膜厚を存する帯状のポリシリコン膜か
らなるダミー部材！Ｉｌｌ　ｄが埋め込まれているので
、ピットライン１６下部のコンタクトホール１５ｂ及び
その周辺部はコンタクトホール１５ｂの中央部に対して
ほぼ対称になる。

これにより、コンタクトホール１５ｂを被覆してＡ１膜
からなるビットライン１６が形成される際、バイアスス
パッタ法などによりＡ１１１１Ｊ溶融・流動させた場合
でも、偏って流れることがなく均一な＃厚のＡ！膜が形
成される。従って、コンタクトホールｔｓｂの周辺部で
ビットライン１６を流れる電流密度の均一化を図ること
ができるので、ビットライン１６のマイグレーションの
防止等を図ることができる。

また、ダミー部材膜ｌｉｄがゲート電極１１ａ〜１１Ｃ
を形成する際にゲート電極１１ａ〜ｌｌｃと同一の部材
から作成されているので、工程を増やす必要がなく、作
成が容易である。

更に、ＳａＣ等の塗布膜を用いる必要もなく信穀度の低
下等を防止することができる。

■第２の実施例第３図は、本発明の第２の実施例の高抵抗負荷型のＳＲ
ＡＭで、第１の実施例と異なるところは、ダミー部材膜
１３ｄとしてポリシリコン膜からなる抵抗を作成する際
に抵抗と同一のポリシリコン膜から形成されたダミー部
材膜を有することである。

これにより、第１の実施例と同様に均一な膜厚のＡ１１
１１Ｊが形成されるので、形成されたビットライン（第
１の導電膜）１６を流れるｔ流は従来と異なりコンタク
トホール（開口部）１５ｂの周辺部で電流密度の均一化
を図ることができるので、ビットライン１６のマイグレ
ーションの防止等を図ることができる。

また、ダミー部材膜１３ｄが抵抗１３ａ〜１３ｃを作成
する際に抵抗１３ａ〜１３ｃと同一のポリシリコン膜か
ら形成されているので、工程を増やす必要がなく、作成
が容易である。

■第３の実施例第４図は、本発明の第３の実施例のＤＲＡＭについて説
明する断面図である。

同図において、１７はＳｉ基板（導電体；半導体基板）
、１８ａ〜１８Ｃはゲート絶縁膜、１８ｄはゲート絶縁
膜１８ａ〜１８ｃを形成する際に形成される周縁部のＳ
ｉＯ２膜、１９ａ〜１９ｃはゲート絶縁膜１８ａ〜１８
ｃ上のポリシリコン膜からなるゲート電極（ワードライ
ン；第２の導電膜）、１９ｄはゲート電極１９ａ〜１９
ｃを形成する際に周縁部の５ｉＯｚｌｌＥ１８ｄ上に形
成される、ゲートｉｉｔ極１９ａ〜１９ｃと同一の部材
のポリシリコン膜からなるダミー部材膜、２０ａ〜２０
ｅはゲート電極１９ａ〜１９ｃの両側のＳｉ基板１７に
形成されたＳ　／　Ｄ　ｅＩ域層、２１　ａ　〜２１　
ｃはＳ／Ｄ領域層２０ａ、２０ｃ、２Ｏｄ上に形成され
たセルキャパシタの一方の電極となる、ポリシリコン膜
からなるストレージノード、２１ｄはストレージノード
２１ａ〜２１ｃを形成する際にダミー部材膜１９ｄ上部
に層間絶ｉ！！２３を挟んで形成される、ストレージノ
ード２１ａ〜２１ｃと同一の部材のポリシリコン膜から
なるダミー部材膜、２２ａ〜２２ｃはセルキャパシタの
他方の電極となる、ポリシリコン膜からなるセルプレー
ト、２２ｄはセルプレート２２ａ〜２２ｃを形成する際
にダミー部材膜２１ｄ上部に眉間絶縁膜２３を挟んで形
成される、セルプレート２２ａ〜２２ｃと同一の部材の
ポリシリコン膜からなるダミー部材膜、２３はゲート電
極１９ａ〜１９ｃ、ストレージノード２１ａ〜２１Ｃ，
セルプレート２２ａ〜２２ｃ及びダミー部材膜１９ｄ、
２１ｄ、２２ｄを被覆するＢＰＳＧ膜等からなる眉間絶
縁膜、２４ａ、２４ｂはＳ／Ｄ領域層２０ｂ、２Ｏｅ上
の眉間絶縁ｌｌ！２３に形成されたコンタクトホール（
開口部）、２５はバイアススパッタ法などによりＡＮ膜
を溶融・流動させて形成されたへ！膜からなるビットラ
イン（第１の導電膜）である。

以上のような第３の実施例のＤＲＡＭによれば：ビント
ライン２５の下部であってコンタクトホール２４ｂの周
辺部の層間絶縁膜２３内に、ゲート電極１９　ａ　〜１
９　ｃ　、ストレージノード２１　ａ　〜２１　ｃ及び
セルブレーＨ２ａ〜２２ｃと同一の膜厚を有する帯状の
ポリシリコン膜からなるダミー部材膜１９ｄ。

２ｉｄ、２２ａが埋め込まれているので、ビットライン
２５の下部のコンタクトホール２４ｂ及びその周辺部は
コンタクトホール２４ｂの中央部に対してほぼ対称にな
る。

これにより、コンタクトホール２４ｂを被覆してＡｌ膜
からなるビットライン２５が形成される際：バイアスス
パッタ法などにより／ｌ膜を流動させた場合でも、偏っ
て流れることがなく均一な膜厚のＡ１膜が形成される。

従って、形成されたビットライン２５を流れる電流は従
来と異なりコンタクトホール２４ｂの周辺部で電流密度
の均一化を図ることができるので、ビットライン２５の
マイグレーションの防止等を図ることができる。

また、ダミー部材膜１９ｄ、２１ｄ、２２ｄがゲート１
１、ｆｆ１１９ａ〜１９ｃ等を形成する際にゲート電極
１９ａ〜１９ｃ等と同一の部材から作成されているので
、工程を増やす必要がなく、作成が容易である。

更に、ＳＯＣ等の塗布膜を用いる必要もなく信転度の低
下等を防止することができる。

［発明の効果］以上のように、本発明の半導体装置によれば、帯状の第
１の導電膜の下部であって開口部の周辺部の絶縁膜にダ
ミー部材膜が埋め込まれることにより、帯状の第１の導
電膜の下部の開口部及びその周辺部の対称性が改善され
ているので、熔融・流動させて形成された帯状の第１の
導電膜を流れる電流は開口部の周辺部で電流密度の均一
化を図ることができる。

特に、ＤＲＡＭやＳＲＡＭなどのメモリセルブロック内
の周縁部ではコンタクトホール及びその周辺部の対称性
が崩れるが、この部分にダミー部材膜が埋め込まれるこ
とにより対称性が改善されているので、ビットラインの
マイグレーシヨンを防止することができる。

また、ダミー部材膜がゲート電極を形成する際に作成さ
れるゲート電極等素子形成部材と同一の部材からなって
いるので、工程を増やす必要がなく、作成が容易である
。

更に、ＳＯＧ等の塗布膜を用いる必要もなく信鯨度の低
下等を防止することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のＳＲＡＭのセルブロ
ックについて説明する断面図、第２図は、本発明の第１
の実施例のＳＲＡＭのセルブロックの作成方法について
説明する断面図、第３図は、本発明の第２の実施例のＳ
ＲＡＭのセルブロックについて説明する断面図、第４図
は、本発明の第３の実施例のＤＲＡＭのセルブロックに
ついて説明する断面図、第５図は、本発明の第１の実施
例のＳＲＡＭのセルブロックについて説明する上面図、
第６図は、ＳＲＡＭのセルブロックの回路構成図、第７図は、従来例のＳＲ，ＡＭのセルブロックについて
説明する断面図、第８図は、従来例のＳＲＡＭのセルブロックについて説
明する上面図である。（符号の説明）１・・・Ｓｉ基板、２　ａ　〜２　ｃ、　１０ａ　〜１０ｃ、　１８ａ　〜
１８ｃ・・・ゲート絶縁膜、３ａ〜３ｃ・・・ゲート電極（ワードライン）、４　ａ
　〜４　ｅ、　１２ａ　〜１２ｅ、　２０ａ　〜２０ｅ
−３／Ｄ？＋１域層、５　ａ　〜５　ｃ、　１３ａ　〜１３ｃ・・・抵抗、６
．１４．２３・・・層間絶縁膜、７ａ、４ｂ・・・コンタクトホール、８・・・ビットライン、９．１７・・・Ｓｉ基板（導電体；半導体基板）、１０
ｄ、１８ｄ・・・Ｓｉｎ、膜、１１・・・ポリシリコン膜、１１　ａ　〜１１　ｃ　、　１９　ａ　〜１９　ｃ−・
・ゲート電極（ワードライン；第２の導ｔｌｌり、１１ｄ、１３ｄ、１９ｄ、２１ｄ、２２ｄ・・・ダミー
部材膜、１５ａ、、１５ｂ・・・コンタクトホール（開
口部）、１６．２５・・・ピントライン（第１の導電膜
）、２１ａ〜２１ｃ・・・ストレージノード、２２ａ〜
２２ｃ・・・セルプレート。

Claims

【特許請求の範囲】

（１）導電体上の、開口部が設けられた絶縁膜と、前記
開口部を被覆する帯状の第１の導電膜と、前記帯状の第
１の導電膜の下部であって前記開口部の周辺部の一方の
側の絶縁膜中に埋め込まれた第２の導電膜と、前記帯状の第１の導電膜の下部であって前記開口部の周
辺部の他方の側の絶縁膜中に埋め込まれたダミー部材膜
とを有し、前記ダミー部材膜が埋め込まれることにより前記帯状の
導電膜の下部の開口部及びその周辺部の対称性が改善さ
れていることを特徴とする半導体装置。
（２）半導体基板上のメモリセルブロック内の周縁部の
絶縁ゲート型電界効果トランジスタと接続されたビット
ラインの下部であって、ソース／ドレイン領域とのコン
タクトホールに対して前記周縁部側にダミー部材膜が埋
め込まれ、前記ビットラインの下部のコンタクトホール
及びその周辺部の対称性が改善されていることを特徴と
する半導体装置。
（３）前記ダミー部材膜が、少なくとも絶縁ゲート型電
界効果トランジスタのゲート電極を形成する際に作成さ
れる前記ゲート電極と同一の部材からなることを特徴と
する請求項２記載の半導体装置。
（４）前記ダミー部材膜が、少なくとも抵抗を形成する
際に作成される抵抗と、又はセルプレートを形成する際
に作成されるセルプレートと、又はストレージノードを
形成する際に作成されるストレージノードと同一の部材
からなることを特徴とする請求項２記載の半導体装置。