JPS5969961A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5969961A JPS5969961A JP57181104A JP18110482A JPS5969961A JP S5969961 A JPS5969961 A JP S5969961A JP 57181104 A JP57181104 A JP 57181104A JP 18110482 A JP18110482 A JP 18110482A JP S5969961 A JPS5969961 A JP S5969961A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- fuse
- aluminum
- silicon fuse
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンヒユーズを用いて構成し７’ｔＭＯ８
集積回路に関する。
集積回路に関する。
シリコンヒーーズはＲＯＭの記憶手段や、回路のプログ
ラム手段として多用されている。このシリコンビ一−ズ
全切断する閾値電流のバラツキを少くするにはシリコン
ヒユーズの形状寸法（厚み。
ラム手段として多用されている。このシリコンビ一−ズ
全切断する閾値電流のバラツキを少くするにはシリコン
ヒユーズの形状寸法（厚み。
幅、長さ）を正確に制御する必要がある。
本発明の目的は形状寸法の制御が容易な構造のシリコン
ヒユーズを提供する事にある。
ヒユーズを提供する事にある。
本発明によればシリコン上に金属を被着した、２層構造
のシリコンヒユーズ電極及び金属配線領域において、金
属の平面形状とシリコンの平面形状がシリコン厚みの３
倍以内の誤差で一致するシリコンヒユーズと、シリコン
ヒユーズラミ気的に切断する手段金偏えた集積回路が得
られる。
のシリコンヒユーズ電極及び金属配線領域において、金
属の平面形状とシリコンの平面形状がシリコン厚みの３
倍以内の誤差で一致するシリコンヒユーズと、シリコン
ヒユーズラミ気的に切断する手段金偏えた集積回路が得
られる。
第１図を参照して本発明の詳細な説明する。
第１図（Ａ）はシリコンヒユーズの平面図である。
領域１及び２はそれぞれ第１及び第２のアルミ電極で、
領域３が多結晶シリコンで形成されたシリコンヒユーズ
である。
領域３が多結晶シリコンで形成されたシリコンヒユーズ
である。
第１図（Ｂ）の断面図を用いてシリコンヒーーズの製造
方法を説明する。
方法を説明する。
絶縁膜６の上Ｋ１００Ａ〜３０００Ａ のシリコン全均
一に成長し、その上に電極用アルミに蒸着する。
一に成長し、その上に電極用アルミに蒸着する。
次に第１及び２の電極領域とシリコンヒー−ズ領域を残
してアルミ（Ａ［）ｋエツチングし、さらにシリコンも
エツチングする。
してアルミ（Ａ［）ｋエツチングし、さらにシリコンも
エツチングする。
次にシリコンヒユーズ上のＡｌをエツチングする。
このシリコン・アルミ多層構造の素子全加熱すると第１
及び第２領域ではアルミとシリコンが融合しシリコンヒ
ユーズ３と電極１及び２と電気的接触をとる領域４及び
５が形成される。
及び第２領域ではアルミとシリコンが融合しシリコンヒ
ユーズ３と電極１及び２と電気的接触をとる領域４及び
５が形成される。
上記構造のシリコンヒーーズはシリコンとアルミの融合
が広い面積で均一に行なわれる為にシリコンヒユーズと
アルミ電極の境界部でシリコンがアルミに融は込み断線
したシ、シリコンヒユーズの特性バラツキが大きくなる
の全防止できる。
が広い面積で均一に行なわれる為にシリコンヒユーズと
アルミ電極の境界部でシリコンがアルミに融は込み断線
したシ、シリコンヒユーズの特性バラツキが大きくなる
の全防止できる。
第２図にシリコンヒーーズを用いたＲＯＭ（リードオン
リーメモリ）を示す。ＮチャンネルＭＯＳトランジスタ
ＱｌとシリコンヒユーズＳ１の組合せで１ビツトのセル
を構成し、Ｑ２・８２．Ｑａ・８３．Ｑ４・Ｓ４で合計
４ピツトのＲＯＭを形成する為にＱｌ、Ｑ２．Ｑａ、Ｑ
４のソースを接地し、Ｑｌ、 Ｑ２ のゲート全入力
線■１に、Ｑａ、Ｑ４ドレインはＳｚ、、８３ ｉ介し
て出力線０１に接続し、Ｑ２．−Ｑ４ のドレインは
Ｓ２，８４ を介して出力線０２に接続する。
リーメモリ）を示す。ＮチャンネルＭＯＳトランジスタ
ＱｌとシリコンヒユーズＳ１の組合せで１ビツトのセル
を構成し、Ｑ２・８２．Ｑａ・８３．Ｑ４・Ｓ４で合計
４ピツトのＲＯＭを形成する為にＱｌ、Ｑ２．Ｑａ、Ｑ
４のソースを接地し、Ｑｌ、 Ｑ２ のゲート全入力
線■１に、Ｑａ、Ｑ４ドレインはＳｚ、、８３ ｉ介し
て出力線０１に接続し、Ｑ２．−Ｑ４ のドレインは
Ｓ２，８４ を介して出力線０２に接続する。
シリコンヒユーズ８２にコード書き込み？行うにはＩｌ
ｋ高レベルに、１２を低レベルに保ち、０１を低レベル
０２に高レベルに保つとＱｌ、Ｑａ。
ｋ高レベルに、１２を低レベルに保ち、０１を低レベル
０２に高レベルに保つとＱｌ、Ｑａ。
Ｑ４は非導通となりＱ２は導通するので８２に電流が流
れる。工１及び０２の電位が充分に高ければシリコンヒ
ユーズＳ２は切断できる。
れる。工１及び０２の電位が充分に高ければシリコンヒ
ユーズＳ２は切断できる。
上記のＲＯＭにおいてＲＯＭコードマスクとして第１図
（Ｂ）のシリコン上アルミを選択的にエツチングするコ
ードに対応したマスクを作成するならばアルミエツチン
グ工程でＲＯＭコードの書き込みを行う事もできる。
（Ｂ）のシリコン上アルミを選択的にエツチングするコ
ードに対応したマスクを作成するならばアルミエツチン
グ工程でＲＯＭコードの書き込みを行う事もできる。
第１図（〜は本発明の実施例によるシリコンヒーーズの
平面図、第１図（Ｂ）はその断面図、第２図はシリコン
ヒユーズを用いた４ビットＲＯＭ’に示す図である。 １．２・・・・・・アルミ電極、３・・・・・・ポリシ
リ、ヒユーズ、４，５・・・・・オーム接触領域、６・
・・・・・絶縁１曲、Ｓ１〜Ｓ４・・・・・シリコンヒ
ユー ス、Ｑ １〜Ｑ４・・・、・・Ｎｃｂ ＭＯＳ
）ランジスタ、１１．Ｉ２・・・・・・入力信号線、
０１．０２・・・・・出力信号線。 ／ ２ ｒＡ） 颯 １ 回 ｈ ｚ 図 −２６１−
平面図、第１図（Ｂ）はその断面図、第２図はシリコン
ヒユーズを用いた４ビットＲＯＭ’に示す図である。 １．２・・・・・・アルミ電極、３・・・・・・ポリシ
リ、ヒユーズ、４，５・・・・・オーム接触領域、６・
・・・・・絶縁１曲、Ｓ１〜Ｓ４・・・・・シリコンヒ
ユー ス、Ｑ １〜Ｑ４・・・、・・Ｎｃｂ ＭＯＳ
）ランジスタ、１１．Ｉ２・・・・・・入力信号線、
０１．０２・・・・・出力信号線。 ／ ２ ｒＡ） 颯 １ 回 ｈ ｚ 図 −２６１−
Claims (1)
- 絶縁ゲート電界効果トランジスタとシリコンヒユーズを
含む集積回路において、シリコン上に金属を被着した２
層構造のシリコンヒユーズであって金属の平面形状とシ
リコンの平面形状がシリコンの厚みの３倍以内の誤差で
一致するシリコンヒユーズと、シリコンヒユーズを電気
的に切断する手段を備えたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181104A JPS5969961A (ja) | 1982-10-15 | 1982-10-15 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181104A JPS5969961A (ja) | 1982-10-15 | 1982-10-15 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969961A true JPS5969961A (ja) | 1984-04-20 |
Family
ID=16094909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181104A Pending JPS5969961A (ja) | 1982-10-15 | 1982-10-15 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0325234A2 (en) * | 1988-01-20 | 1989-07-26 | Kabushiki Kaisha Toshiba | Trimming element for microelectronic circuit |
| FR2651083A1 (fr) * | 1989-08-18 | 1991-02-22 | Commissariat Energie Atomique | Element de connexion ou deconnexion electrique, circuit integre comprenant de tels elements et procede de connexion ou de deconnexion correspondant |
| CN112531132A (zh) * | 2019-12-18 | 2021-03-19 | 固安翌光科技有限公司 | 一种有机电致发光器件 |
-
1982
- 1982-10-15 JP JP57181104A patent/JPS5969961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0325234A2 (en) * | 1988-01-20 | 1989-07-26 | Kabushiki Kaisha Toshiba | Trimming element for microelectronic circuit |
| FR2651083A1 (fr) * | 1989-08-18 | 1991-02-22 | Commissariat Energie Atomique | Element de connexion ou deconnexion electrique, circuit integre comprenant de tels elements et procede de connexion ou de deconnexion correspondant |
| CN112531132A (zh) * | 2019-12-18 | 2021-03-19 | 固安翌光科技有限公司 | 一种有机电致发光器件 |
| CN112531132B (zh) * | 2019-12-18 | 2023-07-04 | 固安翌光科技有限公司 | 一种有机电致发光器件 |
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