JP2717051B2 - プログラマブルｒｏｍ用トランジスタ・アンチヒューズ - Google Patents
プログラマブルｒｏｍ用トランジスタ・アンチヒューズInfo
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- JP2717051B2 JP2717051B2 JP5162587A JP16258793A JP2717051B2 JP 2717051 B2 JP2717051 B2 JP 2717051B2 JP 5162587 A JP5162587 A JP 5162587A JP 16258793 A JP16258793 A JP 16258793A JP 2717051 B2 JP2717051 B2 JP 2717051B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的にプログラマブ
ル読み取り専用メモリ（ＰＲＯＭ）半導体装置用のアン
チヒューズ、特に電界効果トランジスタのドレーンと直
列のアンチヒューズを具備するＰＲＯＭ、及び、トラン
ジスタ内でこれらのアンチヒューズを組み立てる方法に
関する。
ル読み取り専用メモリ（ＰＲＯＭ）半導体装置用のアン
チヒューズ、特に電界効果トランジスタのドレーンと直
列のアンチヒューズを具備するＰＲＯＭ、及び、トラン
ジスタ内でこれらのアンチヒューズを組み立てる方法に
関する。
【０００２】
【従来の技術】プログラマブル読取り専用メモリ（ＰＲ
ＯＭ）をプログラムするために利用できる方法の内の２
つの方法は、金属可融リンク又はその反対のアンチヒュ
ーズの使用を含む。プログラムされていないアンチヒュ
ーズは不導通なので、ビット線及びアレイ・デバイスの
間の回路を閉じるように導電状態又は低抵抗状態に変更
することにより、アンチヒューズはプログラムされる。
他方、ヒューズ・リンクはプログラムされていない場合
には導電性なので、ビット線及びアレイ・デバイスの間
の回路の開路又は遮断を行うように不導通状態に変更す
ることにより、ヒューズ・リンクはプログラムされる。
どちらの場合も、高圧をアレイ・デバイスに印加し、電
流をリンクに流し、リンクで熱を発生させることによ
り、プログラミングを実行する。ヒューズ・リンクで
は、熱により回路が開かれる。一方、アンチヒューズで
は熱が導体を作り出す。
ＯＭ）をプログラムするために利用できる方法の内の２
つの方法は、金属可融リンク又はその反対のアンチヒュ
ーズの使用を含む。プログラムされていないアンチヒュ
ーズは不導通なので、ビット線及びアレイ・デバイスの
間の回路を閉じるように導電状態又は低抵抗状態に変更
することにより、アンチヒューズはプログラムされる。
他方、ヒューズ・リンクはプログラムされていない場合
には導電性なので、ビット線及びアレイ・デバイスの間
の回路の開路又は遮断を行うように不導通状態に変更す
ることにより、ヒューズ・リンクはプログラムされる。
どちらの場合も、高圧をアレイ・デバイスに印加し、電
流をリンクに流し、リンクで熱を発生させることによ
り、プログラミングを実行する。ヒューズ・リンクで
は、熱により回路が開かれる。一方、アンチヒューズで
は熱が導体を作り出す。
【０００３】
【発明が解決しようとする課題】記憶装置が金属酸化シ
リコン電界効果トランジスタ（ＭＯＳＦＥＴ）である場
合、ソース・ノードに直列にアンチヒューズを挿入する
ことが一般的に知られている。これにより、ソース基板
上に逆方向バイアスＶSBが存在する場合に発生する「人
体効果」と呼ばれる望ましくない結果が起こる。このバ
イアスは、アンチヒューズ内での高抵抗、つまり１，０
００〜４，０００オームの可能性に起因する高圧によっ
て、プログラミング中に発生する。
リコン電界効果トランジスタ（ＭＯＳＦＥＴ）である場
合、ソース・ノードに直列にアンチヒューズを挿入する
ことが一般的に知られている。これにより、ソース基板
上に逆方向バイアスＶSBが存在する場合に発生する「人
体効果」と呼ばれる望ましくない結果が起こる。このバ
イアスは、アンチヒューズ内での高抵抗、つまり１，０
００〜４，０００オームの可能性に起因する高圧によっ
て、プログラミング中に発生する。
【０００４】その結果起こる、この抵抗によるプログラ
ミング中の電圧の低下は、ゲート−ソース間の電圧Ｖgs
を低下させ、ドレーン電流ＩDを減少させる。この減少
したドレーン電流は、アンチヒューズを適切に加熱して
高抵抗の接点を形成するには不十分な可能性がある。
ミング中の電圧の低下は、ゲート−ソース間の電圧Ｖgs
を低下させ、ドレーン電流ＩDを減少させる。この減少
したドレーン電流は、アンチヒューズを適切に加熱して
高抵抗の接点を形成するには不十分な可能性がある。
【０００５】したがって、ソースの逆方向バイアスを回
避し、プログラミング操作中に高ドレーン電流を提供す
るには、ＰＲＯＭ ＭＯＳＦＥＴ内で多数の小型アウト
ライン・アンチヒューズ（ｏｕｔｌｉｎｅ ａｎｔｉｆ
ｕｓｅ）を組み立てるのが望ましい。
避し、プログラミング操作中に高ドレーン電流を提供す
るには、ＰＲＯＭ ＭＯＳＦＥＴ内で多数の小型アウト
ライン・アンチヒューズ（ｏｕｔｌｉｎｅ ａｎｔｉｆ
ｕｓｅ）を組み立てるのが望ましい。
【０００６】
【課題を解決するための手段】このＰＲＯＭ内では、短
絡済みのアンチヒューズを具備するＭＯＳＦＥＴトラン
ジスタが作動する。つまり、このトランジスタは、導通
して１をシミュレートするか、ドレーン内の不導通アン
チヒューズのために開路となってゼロをシミュレートす
る。
絡済みのアンチヒューズを具備するＭＯＳＦＥＴトラン
ジスタが作動する。つまり、このトランジスタは、導通
して１をシミュレートするか、ドレーン内の不導通アン
チヒューズのために開路となってゼロをシミュレートす
る。
【０００７】簡略に述べると、本発明は電界効果トラン
ジスタのドレーン・ノード又は導体に形成されるアンチ
ヒューズを具備する新規のＰＲＯＭチップである。ＦＥ
Ｔのドレーン・ノードへのアンチヒューズの新規な配置
により、ＰＲＯＭのソースとドレーンとの間の特性（名
目）電圧差を減らすことなく、ＦＥＴのゲートとソース
との間の電圧差を大きくするという利点が生じる。した
がって、本発明の新規なＰＲＯＭチップのターンオン時
間を短くし、アンチヒューズの完全な焼き切れを保証し
て、信頼性の高い開状態から閉状態への、即ちゼロから
１へのＰＲＯＭチップが提供される。
ジスタのドレーン・ノード又は導体に形成されるアンチ
ヒューズを具備する新規のＰＲＯＭチップである。ＦＥ
Ｔのドレーン・ノードへのアンチヒューズの新規な配置
により、ＰＲＯＭのソースとドレーンとの間の特性（名
目）電圧差を減らすことなく、ＦＥＴのゲートとソース
との間の電圧差を大きくするという利点が生じる。した
がって、本発明の新規なＰＲＯＭチップのターンオン時
間を短くし、アンチヒューズの完全な焼き切れを保証し
て、信頼性の高い開状態から閉状態への、即ちゼロから
１へのＰＲＯＭチップが提供される。
【０００８】ドレーン・ノードにおいて一対のＭＯＳＦ
ＥＴ装置に一対のアンチヒューズを形成する方法は次の
通りである。
ＥＴ装置に一対のアンチヒューズを形成する方法は次の
通りである。
【０００９】（ａ）シリコン基板上にゲート酸化物層を
生長させ、（ｂ）ポリシリコン・ゲート層をゲート酸化
物層上に形成し、（ｃ）珪化タングステン層をポリシリ
コン層上に形成し、（ｄ）ゲート酸化物層に選択的にマ
スク処理及びエッチングを行って複数のゲート領域を形
成し、ソース領域及びドレーン領域で囲まれたゲート酸
化物層上にアンチヒューズ領域を形成し、（ｅ）イオン
注入によりソース領域及びドレーン領域内にソース拡散
及びドレーン拡散を形成し、（ｆ）酸化物形成、パター
ン化及びエッチングにより、ゲート領域の壁上に酸化物
スペーサを形成し、（ｇ）ソース領域上に第２のポリシ
リコン層をパターン化し、（ｈ）オゾンＴＥＯＳ層をド
レーン領域上に形成して、選択的にエッチングし、
（ｉ）ドレーン領域の基板にトレンチをパターン化して
第１及び第２のドレーン拡散を作り、（ｊ）トレンチ内
に酸化物を熱的に生長させ、（ｋ）ドレーン拡散からオ
ゾンＴＥＯＳをエッチングし、（ｌ）第１及び第２のド
レーン拡散上及びトレンチ内にアンチヒューズ物質を形
成し、（ｍ）アンチヒューズ物質上でビット線コンタク
トを形成して、該ビット線を一対の薄い不導通アンチヒ
ューズによってドレーン拡散から分離する。
生長させ、（ｂ）ポリシリコン・ゲート層をゲート酸化
物層上に形成し、（ｃ）珪化タングステン層をポリシリ
コン層上に形成し、（ｄ）ゲート酸化物層に選択的にマ
スク処理及びエッチングを行って複数のゲート領域を形
成し、ソース領域及びドレーン領域で囲まれたゲート酸
化物層上にアンチヒューズ領域を形成し、（ｅ）イオン
注入によりソース領域及びドレーン領域内にソース拡散
及びドレーン拡散を形成し、（ｆ）酸化物形成、パター
ン化及びエッチングにより、ゲート領域の壁上に酸化物
スペーサを形成し、（ｇ）ソース領域上に第２のポリシ
リコン層をパターン化し、（ｈ）オゾンＴＥＯＳ層をド
レーン領域上に形成して、選択的にエッチングし、
（ｉ）ドレーン領域の基板にトレンチをパターン化して
第１及び第２のドレーン拡散を作り、（ｊ）トレンチ内
に酸化物を熱的に生長させ、（ｋ）ドレーン拡散からオ
ゾンＴＥＯＳをエッチングし、（ｌ）第１及び第２のド
レーン拡散上及びトレンチ内にアンチヒューズ物質を形
成し、（ｍ）アンチヒューズ物質上でビット線コンタク
トを形成して、該ビット線を一対の薄い不導通アンチヒ
ューズによってドレーン拡散から分離する。
【００１０】ＰＲＯＭ ＭＯＳＦＥＴ装置は、（ａ）ソ
ース、ドレーン及びゲートを含み、前記ソース、ドレー
ン及びゲートのそれぞれがソース・ノード、ドレーン・
ノード及びゲート・ノードに接続なされた複数のＭＯＳ
ＦＥＴトランジスタと、（ｂ）一対の電界効果トランジ
スタのドレーン・ノードに形成されるアンチヒューズ物
質であって、前記ＦＥＴのゲートとソースとの間に最大
電圧差を有し、ソースとドレーンとの間に名目電圧差を
有するプログラマブル読取り専用メモリ・トランジスタ
を提供するアンチヒューズ物質と、を具備し、迅速なタ
ーンオン時間及びアンチヒューズ物質の完全な焼き切れ
を提供する。
ース、ドレーン及びゲートを含み、前記ソース、ドレー
ン及びゲートのそれぞれがソース・ノード、ドレーン・
ノード及びゲート・ノードに接続なされた複数のＭＯＳ
ＦＥＴトランジスタと、（ｂ）一対の電界効果トランジ
スタのドレーン・ノードに形成されるアンチヒューズ物
質であって、前記ＦＥＴのゲートとソースとの間に最大
電圧差を有し、ソースとドレーンとの間に名目電圧差を
有するプログラマブル読取り専用メモリ・トランジスタ
を提供するアンチヒューズ物質と、を具備し、迅速なタ
ーンオン時間及びアンチヒューズ物質の完全な焼き切れ
を提供する。
【００１１】
【実施例】図１において、ＭＯＳＦＥＴ装置１０はＭＯ
ＳＦＥＴのソース側にアンチヒューズを具備する。前述
のように、これにより、電圧逆方向バイアスＶSBが作り
出され、ゲート電圧Ｖgsが減少し、その結果電流ＩDS
１４が減少するという望ましくない影響がある。
ＳＦＥＴのソース側にアンチヒューズを具備する。前述
のように、これにより、電圧逆方向バイアスＶSBが作り
出され、ゲート電圧Ｖgsが減少し、その結果電流ＩDS
１４が減少するという望ましくない影響がある。
【００１２】図２は、発明の新規部分を図示している。
ここでは、アンチヒューズ１６がドレーン１８に隣接す
るので、ゲート電圧Ｖgsは低下せず、アンチヒューズを
通るドレーン電流ＩDS ２０が最大化するので、アンチ
ヒューズは正しく加熱され、高圧ＶDS（通常は１２ボル
ト）でプログラミングした後に良導体となる。
ここでは、アンチヒューズ１６がドレーン１８に隣接す
るので、ゲート電圧Ｖgsは低下せず、アンチヒューズを
通るドレーン電流ＩDS ２０が最大化するので、アンチ
ヒューズは正しく加熱され、高圧ＶDS（通常は１２ボル
ト）でプログラミングした後に良導体となる。
【００１３】共通のドレーン・ノードを具備する一対の
ＭＯＳＦＥＴ装置を組み立てる新しい方法を図３〜図８
を参照することにより説明する。図３では、３つの層が
Ｐウェル・シリコン基板２２上に蒸着されている。ゲー
ト酸化物２４は基板上に熱的に生長される。この上にゲ
ート物質のドーピングされたポリシリコン２６があり、
ＬＰＣＶＤプロセスによって蒸着される。第２のゲート
物質である珪化タングステン２８は、ＣＶＤプロセスに
よって蒸着される。これらの２層が２９に示すようにワ
ード線を形成する。その後、酸化物層３０がゲート層２
６、２８上にＣＶＤによって蒸着される。
ＭＯＳＦＥＴ装置を組み立てる新しい方法を図３〜図８
を参照することにより説明する。図３では、３つの層が
Ｐウェル・シリコン基板２２上に蒸着されている。ゲー
ト酸化物２４は基板上に熱的に生長される。この上にゲ
ート物質のドーピングされたポリシリコン２６があり、
ＬＰＣＶＤプロセスによって蒸着される。第２のゲート
物質である珪化タングステン２８は、ＣＶＤプロセスに
よって蒸着される。これらの２層が２９に示すようにワ
ード線を形成する。その後、酸化物層３０がゲート層２
６、２８上にＣＶＤによって蒸着される。
【００１４】複数のゲート領域３２、３４、３６が、ゲ
ート酸化物２４を選択的にマスク処理し、エッチングす
ることにより形成される（図４）。ゲート領域に隣接し
てＮ＋拡散がイオン注入によって形成され、ソース拡散
３８、４０及びドレーン拡散４２が作り出される。ゲー
ト領域、ソース領域及びドレーン領域上に酸化物層が付
着され、選択的にパターン化されて、酸化物スペーサ４
４が形成される。
ート酸化物２４を選択的にマスク処理し、エッチングす
ることにより形成される（図４）。ゲート領域に隣接し
てＮ＋拡散がイオン注入によって形成され、ソース拡散
３８、４０及びドレーン拡散４２が作り出される。ゲー
ト領域、ソース領域及びドレーン領域上に酸化物層が付
着され、選択的にパターン化されて、酸化物スペーサ４
４が形成される。
【００１５】ソース線は、ポリシリコン４６の層を蒸着
してからドープすることにより形成される。ソース線４
８、５０（図６）は、ソース拡散３８、４０上を除い
て、すべてのポリシリコン４６をエッチングすることに
より完了される。次いで、オゾンＴＥＯＳ層５２が面上
に付着され、ソース線４８、５０のみを覆うように選択
的にエッチングされる（図７）。
してからドープすることにより形成される。ソース線４
８、５０（図６）は、ソース拡散３８、４０上を除い
て、すべてのポリシリコン４６をエッチングすることに
より完了される。次いで、オゾンＴＥＯＳ層５２が面上
に付着され、ソース線４８、５０のみを覆うように選択
的にエッチングされる（図７）。
【００１６】この段階で、基板２２にパターン化し、ド
レーン拡散を第１のドレーン拡散５６及び第２のドレー
ン拡散５８に分離することにより、トレンチ５４が形成
される。パターン化ホトレジストが除去され、酸化物層
６０がトレンチ５４内に生長される。その後、オゾンＴ
ＥＯＳがドレーン拡散領域５６、５８からＨＦ酸によっ
てエッチングされ取り除かれる。
レーン拡散を第１のドレーン拡散５６及び第２のドレー
ン拡散５８に分離することにより、トレンチ５４が形成
される。パターン化ホトレジストが除去され、酸化物層
６０がトレンチ５４内に生長される。その後、オゾンＴ
ＥＯＳがドレーン拡散領域５６、５８からＨＦ酸によっ
てエッチングされ取り除かれる。
【００１７】この時点で、アンチヒューズ物質６１であ
る酸化ケイ素又は窒化ケイ素のどちらかがチップ全体の
上に整合的に付着されるが、有効なアンチヒューズ要素
は第１の拡散５５及び第２の拡散５８の真上の領域６
２、６４だけに設けられる。次のステップでは、拡散５
６、５８上の領域６２、６４で接触し、ビット線６６と
ドレーン拡散５６、５８との間に２つのアンチヒューズ
６２、６４を作成するビット線６６（図８）がチップ上
に形成される。
る酸化ケイ素又は窒化ケイ素のどちらかがチップ全体の
上に整合的に付着されるが、有効なアンチヒューズ要素
は第１の拡散５５及び第２の拡散５８の真上の領域６
２、６４だけに設けられる。次のステップでは、拡散５
６、５８上の領域６２、６４で接触し、ビット線６６と
ドレーン拡散５６、５８との間に２つのアンチヒューズ
６２、６４を作成するビット線６６（図８）がチップ上
に形成される。
【００１８】装置のプログラミングは、１２ボルトをビ
ット線６６及びワード線２９、３１（図９）に印加する
か、印加しないかによって達成される。電圧の印加によ
りアンチヒューズは「短絡」され、つまり閉回路（１）
となり、逆に高圧が印加されないと開回路を維持する
（ゼロ）。最初の場合、プログラミングは消去不能であ
る。
ット線６６及びワード線２９、３１（図９）に印加する
か、印加しないかによって達成される。電圧の印加によ
りアンチヒューズは「短絡」され、つまり閉回路（１）
となり、逆に高圧が印加されないと開回路を維持する
（ゼロ）。最初の場合、プログラミングは消去不能であ
る。
【００１９】本発明の実施例が開示されたが、本書に開
示される原理を実行する様々なモードは前記請求項の範
囲内にある。したがって、本発明の範囲は請求項に明記
される場合を除き限定されるものではない。
示される原理を実行する様々なモードは前記請求項の範
囲内にある。したがって、本発明の範囲は請求項に明記
される場合を除き限定されるものではない。
【図１】従来の技術のアンチヒューズ及びＭＯＳＦＥＴ
の概略図である。
の概略図である。
【図２】本発明の一実施例の概略図である。
【図３】本発明の基板上の第１の４つの層の断面図であ
る。
る。
【図４】図３の基板上に３つの層をパターン化した後の
断面図である。
断面図である。
【図５】更に２つの層を加えた後の断面図である。
【図６】さらに追加された２つの層をパターン化した後
の断面図である。
の断面図である。
【図７】拡散領域間に形成されたトレンチの断面図であ
る。
る。
【図８】一対のトランジスタにおける一対の完了したア
ンチヒューズの断面図である。
ンチヒューズの断面図である。
【図９】トランジスタ及びアンチヒューズの電気的な構
成を示す図である。
成を示す図である。
１６：アンチヒューズ、 １８：ドレイン、 ２２：基
板、 ２４：ゲート酸化物、 ２６：ポリシリコン（ゲ
ート層）、 ２８：珪化タングステン（ゲート層）、
２９：ワード線、 ３０：酸化物層、 ３２、３４、３
６：ゲート領域、 ３８、４０：ソース拡散、 ４２：
ドレイン拡散、 ４４：酸化物スペーサ、 ４８、５
０：ソース線、 ５４：トレンチ、 ５６、５８：ドレ
イン拡散、６２、６４：アンティヒューズ、 ６６：ビ
ット線
板、 ２４：ゲート酸化物、 ２６：ポリシリコン（ゲ
ート層）、 ２８：珪化タングステン（ゲート層）、
２９：ワード線、 ３０：酸化物層、 ３２、３４、３
６：ゲート領域、 ３８、４０：ソース拡散、 ４２：
ドレイン拡散、 ４４：酸化物スペーサ、 ４８、５
０：ソース線、 ５４：トレンチ、 ５６、５８：ドレ
イン拡散、６２、６４：アンティヒューズ、 ６６：ビ
ット線
Claims (6)
- 【請求項１】 ＭＯＳ電界効果トランジスタに隣接して
ＰＲＯＭチップ内に一対のアンチヒューズを形成する方
法であって、 （ａ）シリコン基板上にゲート酸化物層を生成させるス
テップと、 （ｂ）前記ゲート酸化物層上にポリシリコン・ゲート層
を形成するステップと、 （ｃ）前記ポリシリコン層上に珪化タングステン層を形
成するステップと、 （ｄ）前記ポリシリコン層上に酸化物層を形成するステ
ップと、 （ｅ）前記ゲート酸化物層を選択的にマスク処理及びエ
ッチングを行って複数のゲート領域を形成し、ソース領
域及びドレーン領域に囲まれたゲート酸化物層上にアン
チヒューズ領域を形成するステップと、 （ｆ）イオン注入により前記ソース領域及びドレーン領
域内にソース拡散及びドレーン拡散を形成するステップ
と、 （ｇ）ホトリソグラフィ及びエッチングにより、前記ゲ
ート領域の壁上に酸化物スペーサを形成するステップ
と、 （ｈ）前記ソース領域上に第２のポリシリコン層をパタ
ーン化してソース線を形成するステップと、 （ｉ）前記ドレーン領域上にオゾンＴＥＯＳ層を形成
し、選択的にエッチングするステップと、 （ｊ）前記ドレーン領域の基板にトレンチをパターン化
して第１及び第２のドレーン拡散を作成するステップ
と、 （ｋ）前記ドレーン拡散から前記オゾンＴＥＯＳをエッ
チングするステップと、 （ｌ）前記トレンチ内で酸化物を熱的に生長させるステ
ップと、（ｍ）前記第１及び第２のドレーン拡散上にア
ンチヒューズ物質を形成するステ ップと、 （ｎ）前記アンチヒューズ物質上にビット線コンタクト
を形成して、該ビット線を一対の薄い不導通アンチヒュ
ーズにより前記ドレーン拡散から分離するステップと、 を具備することを特徴とする方法。 - 【請求項２】 請求項１記載の方法であって、前記アン
チヒューズ物質を窒化ケイ素及び酸化ケイ素から成る群
から選択することを特徴とする方法。 - 【請求項３】 請求項１記載の方法であって、１２ボル
トの信号をＶDS及びＶgsに印加することにより、前記ア
ンチヒューズを短絡することを特徴とする方法。 - 【請求項４】 複数対のＭＯＳＦＥＴ装置を有するプロ
グラマブル読取り専用メモリ・チップであって、 （ａ）基板上に形成されたゲート酸化物と、 （ｂ）前記ゲート酸化物上に形成された一対のゲート
と、 （ｃ）前記ゲート間に形成されたドレーン拡散と、 （ｄ）前記ゲートの外側の領域に形成された一対のソー
ス拡散と、 （ｅ）前記一対のソース拡散上に形成されたソース線
と、 （ｆ）前記一対のゲート間に形成され、前記ドレーン拡
散を第１及び第２のドレーン拡散に分離するトレンチ
と、 （ｇ）前記トレンチ内に生長された絶縁酸化物と、 （ｈ）前記一対のＭＯＳＦＥＴ装置上に形成され、前記
第１及び第２のドレーン拡散と電気的に接触するアンチ
ヒューズ物質と、 （ｉ）前記トレンチ及び前記ドレーン拡散上の前記アン
チフューズ物質上に形成されたビット線と、 を具備し、前記ビット線及び前記ソース線に電圧を印加
して前記アンチヒューズ物質を短絡することによって機
能的なＭＯＳＦＥＴを作成し、前記ビット線及び前記ソ
ース線に電圧を印加しないことにより開回路を提供する
ことを特徴とするＰＲＯＭチップ。 - 【請求項５】 請求項４記載のＰＲＯＭチップであっ
て、前記ゲートが更に （ａ）前記ゲート酸化物上のドープされたポリシリコン
層と、 （ｂ）前記ドープされたポリシリコン層上の珪化タング
ステン層と （ｃ）前記珪化タングステン層上の酸化物層と、 を具備することを特徴とするＰＲＯＭチップ。 - 【請求項６】 請求項５記載のＰＲＯＭチップであっ
て、前記アンチヒューズ物質を窒化ケイ素及び酸化ケイ
素から成る群から選択することを特徴とするＰＲＯＭチ
ップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US934024 | 1992-08-21 | ||
| US07/934,024 US5282158A (en) | 1992-08-21 | 1992-08-21 | Transistor antifuse for a programmable ROM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112322A JPH06112322A (ja) | 1994-04-22 |
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