KR19980030443A - 반도체 디바이스의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 디바이스의 금속 배선 형성 방법에 관한 것으로, 메모리 셀이 형성된 단차가 높은 영역과 단차가 낮은 액티브 영역이 공존하는 반도체 소자의 금속 배선 형성 방법에 있어서, 반도체 기판상에 제 1 절연막을 증착하고, 액티브 영역 상부의 제 1 절연막에 제 1 콘택홀을 형성한 후, 제 1 콘택홀의 내부에 장벽 금속 및 알루미늄 합금으로 제 1 콘택 스터드를 형성한다. 그런 다음, 전체 구조물에 제 2 절연막을 증착하고, 화학기계적 연마법 또는, 건식 식각으로 전체 구조물을 평탄화시킨다. 계속해서, 제 1 콘택 스터드 상부의 제 2 절연막에 제 2 콘택홀을 형성하고, 제 2 콘택홀의 내부에 장벽 금속 및 알루미늄 합금으로 제 2 콘택 스터드를 형성시킴으로써, 전체적으로는 고신뢰성의 콘택 플러그를 형성한다.
Description
본 발명은 반도체 디바이스의 금속 배선 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 기판과 금속 배선 사이를 연결시키기 위한 콘택 플러그를 형성하는 반도체 디바이스의 금속 배선 형성 방법에 관한 것이다.
최근, 반도체 소자의 크기가 축소됨에 따라, 반도체 기판과 금속 배선 및 금속 배선들 사이를 접속시키기 위한 콘택홀의 크기도 작아져 콘택홀의 종횡비(aspect ratio)가 증가하였다.
콘택홀을 매립하기 위한 금속 배선의 재료로는 전도도가 높고 경제성이 있는 알루미늄 및 그의 합금이 주로 이용되고 있다. 그러나, 콘택홀의 크기가 감소함에 따라, 일반적인 스퍼터링 방법으로는 콘택홀을 완전히 매립시키지 못하기 때문에 현재에는 층덮힘 특성이 우수한 텅스텐등과 같은 금속을 사용하여 콘택홀에 매립시키고, 그 상부에 금속 배선을 형성시키는 방법이 제안되었다.
종래 반도체 디바이스의 종횡비가 큰 콘택 플러그 형성 방법을 살펴보면, 먼저, 트랜지스터 및 메모리 셀이 형성된 반도체 기판의 상부에 절연막을 증착한다. 다음으로, 포토 마스크 공정을 통해 반도체 기판의 활성영역 상의 절연막을 식각하여 콘택홀을 형성한다. 그리고 나서, 콘택홀 및 절연막의 상부에 장벽 금속으로서 Ti/TiN 금속을 얇게 증착한 후, 그 상부에 화학 기상 증착법으로 소정 두께의 텅스텐 금속을 증착하여 금속 배선을 형성하였다. 또 다른 종래의 방법으로 고온에서 알루미늄 및 그의 합금을 증착하여 금속 배선을 형성하는 방법이 있었다.
그러나, 상기와 같은 반도체 디바이스의 콘택 플러그 형성 방법 중에서 화학 기상 증착법으로 텅스텐막을 증착하여 콘택 플러그를 형성하는 방법은 제조 비용이 많이드는 결점이 있으며, 장벽 금속으로 증착되는 화학 기상 증착 TiN막의 저항이 커서 후속의 열처리 공정을 진행해야 하는 문제점이 있었다. 또한, 고온에서 알루미늄을 증착하여 플러그를 형성하는 방법은 고온 알루미늄 유동(flow)에 의해 콘택홀이 채워지기 때문에 재현성에 문제가 있으며, 종횡비가 매우 큰 경우에는 적용하기 곤란한 문제점이 있었다.
따라서, 본 발명은 종횡비가 매우 큰 경우에, 종래 방법을 적용하지 못하는 문제점을 해결하도록 콘택 플러그를 2 이상으로 나누어 형성함으로써, 실질적인 종횡비를 감소시켜 공정 마진을 증가시키고, 고신뢰성의 콘택 플러그를 형성할 수 있는 반도체 디바이스의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1f는 본 발명에 따른 콘택 플러그 형성 방법을 설명하기 위한 도면.
도 2는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 금속 배선 형성 방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제 1 절연막
3 : 제 1 콘택홀 4 : 제 1 장벽 금속막
5 : 제 1 알루미늄 합금 5' : 제 1 콘택 스터드
6 : 제 2 절연막 7 : 제 2 콘택홀
8 : 제 2 장벽 금속막 9 : 제 2 알루미늄 합금
9' : 제 2 스터드
상기와 같은 목적은 반도체 기판 상에 메모리 셀이 형성된 단차가 높은 영역과 단차가 낮은 액티브 영역이 공존하는 반도체 디바이스의 금속 배선 형성 방법에 있어서, 반도체 기판상에 제 1 절연막을 형성하는 단계, 액티브 영역 상부의 제 1 절연막을 식각하여 제 1 콘택홀을 형성하는 단계, 제 1 콘택홀 및 제 1 절연막 상에 소정 두께의 제 1 장벽 금속막을 형성하는 단계, 제 1 장벽 금속막 상에 제 1 콘택홀이 매립되도록 제 1 금속막을 형성하는 단계, 제 1 콘택홀 내에만 남도록 제 1 금속막과 제 1 장벽 금속막을 제거하여 제 1 콘택홀 내에 제 1 콘택 스터드를 형성하는 단계, 기판 전면에 제 2 절연막을 증착하는 단계, 메모리 셀이 형성된 단차가 높은 영역 상부의 제 2 절연막을 식각하여 기판을 평탄화시키는 단계, 제 1 콘택 스터드가 노출되도록 그 상부의 제 2 절연막을 식각하여 제 2 콘택홀을 형성하는 단계, 제 1 절연막 및 제 2 절연막의 상부와 제 2 콘택홀에 제 2 장벽 금속막을 증착하는 단계, 제 2 장벽 금속막 상에 제 2 금속막을 형성하는 단계, 제 2 콘택홀을 제외한 나머지 제 2 금속막과 제 2 장벽 금속막을 제거하여 제 2 콘택 스터드를 형성하는 단계 및 제 1 및 제 2 콘택 스터드로 구성된 콘택 플러그를 통해 액티브 영역과 콘택되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 반도체 디바이스의 금속 배선 형성 방법에 의해 달성된다.
[실시예]
이하, 명세서에 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 디바이스의 콘택 플러그 형성 방법을 설명하기 위한 것으로, 본 발명은 메모리 셀이 형성된 단차가 높은 영역과 단차가 낮은 액티브 영역이 공존하는 반도체 소자에서 단차가 낮은 액티브 영역에 콘택 플러그를 형성시키는 방법에 관한 것이다.
먼저, 도 1a를 참조하면, 트랜지스터 및 메모리 셀이 형성되어 단차가 높은 영역과 단차가 낮은 액티브 영역이 공존하는 반도체 기판(1)상에 제 1 절연막(2)을 증착한다. 그런 다음, 선택적으로 액티브 영역 상부의 제 1 절연막(2)을 식각하여 제 1 콘택홀(3)을 형성한다.
도 1b를 참조하면, 제 1 콘택홀(3) 및 제 1 절연막(2) 상에 스퍼터링 공정으로 소정 두께의 제 1 장벽 금속막(4)을 형성하고, 그 상부에 제 1 콘택홀(3)을 매립하도록 제 1 알루미늄 합금(5)을 두껍게 증착한다.
도 1c를 참조하면, 제 1 콘택홀(3) 내에 매립된 제 1 알루미늄 합금(5)과 제 1 장벽 금속막(4)을 제외한 나머지 부분의 제 1 알루미늄 합금(5) 및 제 1 장벽 금속막(4)을 건식 식각으로 제거한다. 이 때, 제 1 콘택홀(3)에는 제 1 콘택 스터드(stud : 5′)가 형성된다.
다음으로, 도 1d를 참조하면, 제 1 콘택 스터드(5′)가 형성된 전체 구조물의 상부에 제 2 절연막(6)을 증착한 후, 메모리 셀이 형성된 단차가 높은 영역 상부의 제 1 절연막(2)이 노출되도록 화학기계적 연마법으로 제 2 절연막(6)을 연마하여 기판 표면을 평탄화시킨다. 제 1 콘택 스터드(5′)가 노출되도록 그 상부의 제 2 절연막(6)을 선택적으로 식각하여 제 2 콘택홀(7)을 형성한다.
도 1e를 참조하면, 노출된 제 1 절연막(2) 및 제 2 절연막(6)의 상부와 제 2 콘택홀(7) 내에 제 2 장벽 금속막(8)을 증착하고, 제 2 콘택홀(7)이 매립되도록 제 2 장벽 금속막(8) 상에 제 2 알루미늄 합금(9)을 증착한다.
마지막으로, 도 1f를 참조하면, 제 2 콘택홀(7)에 매립된 제 2 알루미늄 합금(9) 및 제 2 장벽 금속막(8)을 제외한 나머지 부분의 제 2 알루미늄 합금(9) 및 제 2 장벽 금속막(8)을 화학기계적 연마법 또는, 건식 식각으로 제거한다. 이 때, 제 2 콘택홀(7)에는 제 2 콘택 스터드(9′)가 형성되어 단차가 낮은 영역에서의 높은 종횡비를 갖는 콘택홀내에 제 1 콘택 스터드(5′)와 제 2 콘택 스터드(9′)로 이루어진 액티브 영역과 후속의 금속 배선을 접속시키기 위한 콘택 플러그가 형성된다.
이후, 통상의 금속 배선 형성 공정으로 금속 배선을 형성하면, 본 발명의 금속 배선 공정이 완료된다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 금속 배선 형성 방법을 나타낸 것으로, 전술된 실시예의 도 1e의 공정까지는 동일하다. 도 2를 참조하면, 노출된 제 1 절연막(2) 및 제 2 절연막(6)의 상부와 제 2 콘택홀(7) 내에 제 2 장벽 금속막(8)을 증착하고, 제 2 콘택홀(7)이 매립되도록 제 2 장벽 금속막(8) 상에 제 2 알루미늄 합금(9)을 증착한다. 그리고 나서, 제 2 알루미늄 합금막(9) 상에 마스크 패턴(11)을 형성한 후, 패턴의 형태로 그 하부의 제 2 알루미늄 합금막(9) 및 제 2 장벽 금속막(8)을 건식 식각하여 제 2 콘택 스터드(9′)와 금속 배선(10)을 동시에 형성시킨다.
상기된 바와 같이, 본 발명에 따른 반도체 디바이스의 금속 배선 형성 방법은 높은 종횡비의 콘택홀 내에 콘택 플러그를 다층으로 형성함으로써, 실질적인 종횡비를 감소시켜 공정 마진을 증대시키고, 고신뢰성을 갖는 콘택 플러그를 형성할 수 있다.
Claims (7)
- 반도체 기판 상에 메모리 셀이 형성된 단차가 높은 영역과 단차가 낮은 액티브 영역이 공존하는 반도체 디바이스의 금속 배선 형성 방법에 있어서, 반도체 기판상에 제 1 절연막을 형성하는 단계, 액티브 영역 상부의 제 1 절연막을 식각하여 제 1 콘택홀을 형성하는 단계, 제 1 콘택홀 및 제 1 절연막 상에 소정 두께의 제 1 장벽 금속막을 형성하는 단계, 제 1 장벽 금속막 상에 제 1 콘택홀이 매립되도록 제 1 금속막을 형성하는 단계, 제 1 콘택홀 내에만 남도록 제 1 금속막과 제 1 장벽 금속막을 제거하여 제 1 콘택홀 내에 제 1 콘택 스터드를 형성하는 단계, 기판 전면에 제 2 절연막을 증착하는 단계, 메모리 셀이 형성된 단차가 높은 영역 상부의 제 2 절연막을 식각하여 기판을 평탄화시키는 단계, 제 1 콘택 스터드가 노출되도록 그 상부의 제 2 절연막을 식각하여 제 2 콘택홀을 형성하는 단계, 제 1 절연막 및 제 2 절연막의 상부와 제 2 콘택홀에 제 2 장벽 금속막을 증착하는 단계, 제 2 장벽 금속막 상에 제 2 금속막을 형성하는 단계, 제 2 콘택홀을 제외한 나머지 제 2 금속막과 제 2 장벽 금속막을 제거하여 제 2 콘택 스터드를 형성하는 단계 및 제 1 및 제 2 콘택 스터드로 구성된 콘택 플러그를 통해 액티브 영역괴 콘택되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 금속막은 알루미늄 합금인 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 콘택 스터드는 제 1 금속막과 제 1 장벽 금속막으로 건식 식각하여 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 기판을 평탄화하는 방법은 메모리 셀이 형성된 단차가 높은 영역 상부의 제 1 절연막이 노출되도록, 제 2 절연막을 화학기계적 연마법으로 식각하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성 방법.
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1996
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