JP3057268B2 - 半導体メモリ装置及びその製法 - Google Patents
半導体メモリ装置及びその製法Info
- Publication number
- JP3057268B2 JP3057268B2 JP3156889A JP15688991A JP3057268B2 JP 3057268 B2 JP3057268 B2 JP 3057268B2 JP 3156889 A JP3156889 A JP 3156889A JP 15688991 A JP15688991 A JP 15688991A JP 3057268 B2 JP3057268 B2 JP 3057268B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- extraction electrode
- forming
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に同一基板上にＭＯＳトランジスタとバイポーラトラン
ジスタが形成されたＢｉＣＭＯＳメモリに関する。
に同一基板上にＭＯＳトランジスタとバイポーラトラン
ジスタが形成されたＢｉＣＭＯＳメモリに関する。
【０００２】
【従来の技術】近時、半導体メモリ装置に関し、メモリ
セルを高集積化が可能なＭＯＳトランジスタで構成し、
周辺回路をバイポーラトランジスタを含む回路で構成し
て高速化を図った所謂ＢｉＣＭＯＳメモリが注目されて
いる。
セルを高集積化が可能なＭＯＳトランジスタで構成し、
周辺回路をバイポーラトランジスタを含む回路で構成し
て高速化を図った所謂ＢｉＣＭＯＳメモリが注目されて
いる。
【０００３】ここで、重要になるのは、バイポーラプロ
セスとＣＭＯＳプロセスの融合による製造工程の合理化
と、段差低減などの構造自体の簡略化である。
セスとＣＭＯＳプロセスの融合による製造工程の合理化
と、段差低減などの構造自体の簡略化である。
【０００４】従来のＢｉＣＭＯＳによるＳＲＡＭは、図
８に示すように、ＭＯＳトランジスタにて構成されたメ
モリセル部Ｍにおける駆動トランジスタのゲート電極５
１及びワード線５２を第１層目の多結晶シリコン層ＰＳ
1 にて形成し、メモリセル部Ｍにおける電源線（Ｖｓｓ
ライン）５３及びビット線取出し部５４並びにバイポー
ラトランジスタにて構成された周辺回路部Ｅのエミッタ
取出し電極５５を第２層目の多結晶シリコン層ＰＳ2 に
て形成し、更にメモリセル部Ｍにおける高抵抗負荷５６
を第３層目の多結晶シリコン層ＰＳ3 にて形成してい
る。
８に示すように、ＭＯＳトランジスタにて構成されたメ
モリセル部Ｍにおける駆動トランジスタのゲート電極５
１及びワード線５２を第１層目の多結晶シリコン層ＰＳ
1 にて形成し、メモリセル部Ｍにおける電源線（Ｖｓｓ
ライン）５３及びビット線取出し部５４並びにバイポー
ラトランジスタにて構成された周辺回路部Ｅのエミッタ
取出し電極５５を第２層目の多結晶シリコン層ＰＳ2 に
て形成し、更にメモリセル部Ｍにおける高抵抗負荷５６
を第３層目の多結晶シリコン層ＰＳ3 にて形成してい
る。
【０００５】尚、図において、６１はＰ型のシリコン基
板、６２はＰ型のウェル領域、６３は選択酸化（ＬＯＣ
ＯＳ）によるフィールド絶縁層、６４はＮ型の埋め込み
層、６５はＮ型のエピタキシャル層、６６はＮ型のコレ
クタ取出し領域、６７はＰ型のベース領域、６８はベー
ス取出し領域、６９はＮ型のエミッタ領域、７０はＰ型
の素子分離領域、７１は層間絶縁膜である。また、７２
はＡｌによるビット線、７３Ｂ，７３Ｅ及び７３Ｃは夫
々Ａｌによるベース電極，エミッタ電極及びコレクタ電
極である。
板、６２はＰ型のウェル領域、６３は選択酸化（ＬＯＣ
ＯＳ）によるフィールド絶縁層、６４はＮ型の埋め込み
層、６５はＮ型のエピタキシャル層、６６はＮ型のコレ
クタ取出し領域、６７はＰ型のベース領域、６８はベー
ス取出し領域、６９はＮ型のエミッタ領域、７０はＰ型
の素子分離領域、７１は層間絶縁膜である。また、７２
はＡｌによるビット線、７３Ｂ，７３Ｅ及び７３Ｃは夫
々Ａｌによるベース電極，エミッタ電極及びコレクタ電
極である。
【０００６】特に、従来では、周辺回路部Ｅにおける浅
いエミッタ領域６９を制御性よく形成するために、図９
に示すように、第２層目の多結晶シリコン層ＰＳ2 によ
るエミッタ取出し電極５５を形成した後に、該エミッタ
取出し電極５５に対してＮ型の不純物、例えば砒素（Ａ
ｓ）を１×１０16ｃｍ-2程度イオン注入し、このエミッ
タ取出し電極５５からの固相拡散により、エミッタ領域
６９を形成するようにしている。
いエミッタ領域６９を制御性よく形成するために、図９
に示すように、第２層目の多結晶シリコン層ＰＳ2 によ
るエミッタ取出し電極５５を形成した後に、該エミッタ
取出し電極５５に対してＮ型の不純物、例えば砒素（Ａ
ｓ）を１×１０16ｃｍ-2程度イオン注入し、このエミッ
タ取出し電極５５からの固相拡散により、エミッタ領域
６９を形成するようにしている。
【０００７】
【発明が解決しようとする課題】ところで、ＢｉＣＭＯ
ＳによるＳＲＡＭの形成においては、図１０に示すよう
に、特にバイポーラトランジスタにて構成された周辺回
路部Ｅにおいて、深さがｔ1 、ｔ2 と夫々異なるＡｌコ
ンタクト孔７４、７５を形成しなくてはならない。即
ち、層間絶縁膜７１の厚みが異なる部位に対してＡｌコ
ンタクト孔７４及び７５を形成しなくてはならない。
ＳによるＳＲＡＭの形成においては、図１０に示すよう
に、特にバイポーラトランジスタにて構成された周辺回
路部Ｅにおいて、深さがｔ1 、ｔ2 と夫々異なるＡｌコ
ンタクト孔７４、７５を形成しなくてはならない。即
ち、層間絶縁膜７１の厚みが異なる部位に対してＡｌコ
ンタクト孔７４及び７５を形成しなくてはならない。
【０００８】このコンタクト孔７４及び７５の形成にお
いては、エッチングによって同時に行われるため、深さ
の小さいコンタクト孔７４の下層の膜、即ちエミッタ取
出し電極５５に対し、エッチングが過剰にかかってしま
い、エミッタ取出し電極５５を一部エッチング除去する
という不都合が生じる。この場合、過剰エッチングの程
度がひどくなると、エミッタ取出し電極５５が深さ方向
にエッチング除去されると共に、下層のエミッタ領域６
９にエッチングダメージが入り、特性の劣化、延いては
バイポーラトランジスタとしての機能を果たさなくなる
という不都合が生じる。
いては、エッチングによって同時に行われるため、深さ
の小さいコンタクト孔７４の下層の膜、即ちエミッタ取
出し電極５５に対し、エッチングが過剰にかかってしま
い、エミッタ取出し電極５５を一部エッチング除去する
という不都合が生じる。この場合、過剰エッチングの程
度がひどくなると、エミッタ取出し電極５５が深さ方向
にエッチング除去されると共に、下層のエミッタ領域６
９にエッチングダメージが入り、特性の劣化、延いては
バイポーラトランジスタとしての機能を果たさなくなる
という不都合が生じる。
【０００９】これを解決するために、コンタクト孔７４
の形成に伴うエミッタ取出し電極５５の膜減り分を見込
んで、予めエミッタ取出し電極５５を厚く形成するとい
うことが考えられるが、エミッタ取出し電極５５が過剰
にエッチングされる量にばらつきがあるため、エミッタ
取出し電極５５の最終的な膜厚を均一にするための制御
が非常に困難になる。また、予めエミッタ取出し電極５
５を厚く形成するということは、エミッタ取出し電極５
５の形成と、メモリセル部Ｍにおける電源線５３及ビッ
ト線取出し部５４の形成とを切り離して行わなければな
らないため、製造工程が煩雑になるばかりでなく、構造
も複雑になり、段差も大きくなるという不都合がある。
の形成に伴うエミッタ取出し電極５５の膜減り分を見込
んで、予めエミッタ取出し電極５５を厚く形成するとい
うことが考えられるが、エミッタ取出し電極５５が過剰
にエッチングされる量にばらつきがあるため、エミッタ
取出し電極５５の最終的な膜厚を均一にするための制御
が非常に困難になる。また、予めエミッタ取出し電極５
５を厚く形成するということは、エミッタ取出し電極５
５の形成と、メモリセル部Ｍにおける電源線５３及ビッ
ト線取出し部５４の形成とを切り離して行わなければな
らないため、製造工程が煩雑になるばかりでなく、構造
も複雑になり、段差も大きくなるという不都合がある。
【００１０】また、従来では、エミッタ取出し電極５５
をポリサイド層にて形成する例が提案されている（１９
９１年春季第３８回応用物理学会予稿集 ２９ａ−Ｔ−
４「０．５μｍＢｉＣＭＯＳ ＳＲＡＭに於けるＷｐｏ
ｌｙｃｉｄｅエミッター構造の検討」参照）。この例に
よれば、上記のような不都合は回避される。
をポリサイド層にて形成する例が提案されている（１９
９１年春季第３８回応用物理学会予稿集 ２９ａ−Ｔ−
４「０．５μｍＢｉＣＭＯＳ ＳＲＡＭに於けるＷｐｏ
ｌｙｃｉｄｅエミッター構造の検討」参照）。この例に
よれば、上記のような不都合は回避される。
【００１１】しかし、ＢｉＣＭＯＳのプロセスパラメー
タである電流利得ｈFEの制御性が不十分であり、また、
エミッタ取出し電極５５とエミッタ領域６９とのコンタ
クト抵抗が高いなど、周辺回路部Ｅを構成するバイポー
ラトランジスタの特性の向上に限界があるという問題が
ある。
タである電流利得ｈFEの制御性が不十分であり、また、
エミッタ取出し電極５５とエミッタ領域６９とのコンタ
クト抵抗が高いなど、周辺回路部Ｅを構成するバイポー
ラトランジスタの特性の向上に限界があるという問題が
ある。
【００１２】本発明は、このような課題に鑑み成された
もので、その目的とするところは、バイポーラプロセス
とＣＭＯＳプロセスの工程を効率的に兼用して、製造工
程の削減と段差低減などの構造の簡略化を図りながら、
なおかつＢｉＣＭＯＳのプロセスパラメータである電流
利得ｈFE等の制御性の向上並びにエミッタ取出し電極と
エミッタ領域とのコンタクト抵抗の低減化を図ることが
できる半導体メモリ装置及びその製法を提供することに
ある。
もので、その目的とするところは、バイポーラプロセス
とＣＭＯＳプロセスの工程を効率的に兼用して、製造工
程の削減と段差低減などの構造の簡略化を図りながら、
なおかつＢｉＣＭＯＳのプロセスパラメータである電流
利得ｈFE等の制御性の向上並びにエミッタ取出し電極と
エミッタ領域とのコンタクト抵抗の低減化を図ることが
できる半導体メモリ装置及びその製法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明は、同一基板１１
上にＭＯＳトランジスタとバイポーラトランジスタが形
成され、該バイポーラトランジスタのエミッタ取出し電
極５がポリサイド層にて形成された半導体メモリ装置に
おいて、第１層目のポリサイド層ＷＰ1 にて上記ＭＯＳ
トランジスタのゲート電極１を形成し、第２層目のポリ
サイド層ＷＰ2にて少なくとも電源線３とバイポーラト
ランジスタのエミッタ取出し電極５とメモリ部ビット線
取出し電極４とを形成し、上記基板１１表面に形成され
たエミッタ領域１９上において上記エミッタ取出し電極
５と金属配線２３Ｅとを接続して構成する。
上にＭＯＳトランジスタとバイポーラトランジスタが形
成され、該バイポーラトランジスタのエミッタ取出し電
極５がポリサイド層にて形成された半導体メモリ装置に
おいて、第１層目のポリサイド層ＷＰ1 にて上記ＭＯＳ
トランジスタのゲート電極１を形成し、第２層目のポリ
サイド層ＷＰ2にて少なくとも電源線３とバイポーラト
ランジスタのエミッタ取出し電極５とメモリ部ビット線
取出し電極４とを形成し、上記基板１１表面に形成され
たエミッタ領域１９上において上記エミッタ取出し電極
５と金属配線２３Ｅとを接続して構成する。
【００１４】また、本発明は、同一基板１１上にＭＯＳ
トランジスタとバイポーラトランジスタが形成され、該
バイポーラトランジスタのエミッタ取出し電極５がポリ
サイド層にて形成された半導体メモリ装置の製法におい
て、第１層目のポリサイド層ＷＰ1 にて上記ＭＯＳトラ
ンジスタのゲート電極１を形成する工程と、第２層目の
ポリサイド層ＷＰ2 にて少なくとも電源線３とバイポー
ラトランジスタのエミッタ取出し電極５とメモリ部ビッ
ト線取出し電極４とを形成する工程と、上記基板１１表
面に形成されたエミッタ領域１９上において上記エミッ
タ取出し電極５と金属配線２３Ｅを接続する工程とを有
し、上記エミッタ取出し電極５を構成する第２層目のポ
リサイド層ＷＰ2 の形成に際して、該第２層目のポリサ
イド層ＷＰ2 における下層の多結晶シリコン層ＰＳ2 を
形成した後に、該多結晶シリコン層ＰＳ2 に対して砒素
をイオン注入し、更に上記第２層目のポリサイド層ＷＰ
2における上層のシリサイド層ＷＳ2 を形成した後に、
該シリサイド層ＷＳ2 に対して砒素をイオン注入する。
また、本発明は、同一基板１１上にＭＯＳトランジスタ
とバイポーラトランジスタが形成され、該バイポーラト
ランジスタのエミッタ取出し電極５がポリサイド層にて
形成された半導体メモリ装置の製法において、第１層目
のポリサイド層ＷＰ 1 にて上記ＭＯＳトランジスタのゲ
ート電極１を形成する工程と、第２層目のポリサイド層
ＷＰ 2 にて少なくとも電源線３とバイポーラトランジス
タのエミッタ取出し電極５とメモリ部ビット線取出し電
極４とを形成する工程と、上記基板１１表面に形成され
たエミッタ領域１９上において上記エミッタ取出し電極
５と金属配線２３Ｅを接続する工程とを有し、上記エミ
ッタ取出し電極５を構成する第２層目のポリサイド層Ｗ
Ｐ 2 の形成に際して、該第２層目のポリサイド層ＷＰ 2
における下層の多結晶シリコン層ＰＳ 2 を形成した後
に、該多結晶シリコン層ＰＳ 2 に対して砒素をイオン注
入し、更に熱処理により上記基板１１表面に上記多結晶
シリコン層ＰＳ 2 の砒素を拡散させる工程と、上記第２
層目のポリサイド層ＷＰ 2 にて形成されたバイポーラト
ランジスタのエミッタ取出し電極５に対して金属配線層
２３Ｅのコンタクト開口部２４Ｅを形成する。
トランジスタとバイポーラトランジスタが形成され、該
バイポーラトランジスタのエミッタ取出し電極５がポリ
サイド層にて形成された半導体メモリ装置の製法におい
て、第１層目のポリサイド層ＷＰ1 にて上記ＭＯＳトラ
ンジスタのゲート電極１を形成する工程と、第２層目の
ポリサイド層ＷＰ2 にて少なくとも電源線３とバイポー
ラトランジスタのエミッタ取出し電極５とメモリ部ビッ
ト線取出し電極４とを形成する工程と、上記基板１１表
面に形成されたエミッタ領域１９上において上記エミッ
タ取出し電極５と金属配線２３Ｅを接続する工程とを有
し、上記エミッタ取出し電極５を構成する第２層目のポ
リサイド層ＷＰ2 の形成に際して、該第２層目のポリサ
イド層ＷＰ2 における下層の多結晶シリコン層ＰＳ2 を
形成した後に、該多結晶シリコン層ＰＳ2 に対して砒素
をイオン注入し、更に上記第２層目のポリサイド層ＷＰ
2における上層のシリサイド層ＷＳ2 を形成した後に、
該シリサイド層ＷＳ2 に対して砒素をイオン注入する。
また、本発明は、同一基板１１上にＭＯＳトランジスタ
とバイポーラトランジスタが形成され、該バイポーラト
ランジスタのエミッタ取出し電極５がポリサイド層にて
形成された半導体メモリ装置の製法において、第１層目
のポリサイド層ＷＰ 1 にて上記ＭＯＳトランジスタのゲ
ート電極１を形成する工程と、第２層目のポリサイド層
ＷＰ 2 にて少なくとも電源線３とバイポーラトランジス
タのエミッタ取出し電極５とメモリ部ビット線取出し電
極４とを形成する工程と、上記基板１１表面に形成され
たエミッタ領域１９上において上記エミッタ取出し電極
５と金属配線２３Ｅを接続する工程とを有し、上記エミ
ッタ取出し電極５を構成する第２層目のポリサイド層Ｗ
Ｐ 2 の形成に際して、該第２層目のポリサイド層ＷＰ 2
における下層の多結晶シリコン層ＰＳ 2 を形成した後
に、該多結晶シリコン層ＰＳ 2 に対して砒素をイオン注
入し、更に熱処理により上記基板１１表面に上記多結晶
シリコン層ＰＳ 2 の砒素を拡散させる工程と、上記第２
層目のポリサイド層ＷＰ 2 にて形成されたバイポーラト
ランジスタのエミッタ取出し電極５に対して金属配線層
２３Ｅのコンタクト開口部２４Ｅを形成する。
【００１５】
【作用】上述の本発明の構成によれば、第１層目のポリ
サイド層ＷＰ1 にて上記ＭＯＳトランジスタのゲート電
極１を形成し、第２層目のポリサイド層ＷＰ2 にて少な
くとも電源線３とビット線取出し電極４とバイポーラト
ランジスタのエミッタ取出し電極５を形成し、上記基板
１１表面に形成されたエミッタ領域１９上において上記
エミッタ取出し電極５と金属配線２３Ｅとを接続するよ
うにしたので、バイポーラプロセスとＣＭＯＳプロセス
の工程を効率的に兼用することができ、製造工程の削減
化及び段差低減などの構造の簡略化を図ることができ
る。
サイド層ＷＰ1 にて上記ＭＯＳトランジスタのゲート電
極１を形成し、第２層目のポリサイド層ＷＰ2 にて少な
くとも電源線３とビット線取出し電極４とバイポーラト
ランジスタのエミッタ取出し電極５を形成し、上記基板
１１表面に形成されたエミッタ領域１９上において上記
エミッタ取出し電極５と金属配線２３Ｅとを接続するよ
うにしたので、バイポーラプロセスとＣＭＯＳプロセス
の工程を効率的に兼用することができ、製造工程の削減
化及び段差低減などの構造の簡略化を図ることができ
る。
【００１６】
【００１７】また、本発明の製法によれば、エミッタ取
出し電極５を構成する第２層目のポリサイド層ＷＰ2 の
形成に際して、該第２層目のポリサイド層ＷＰ2 におけ
る下層の多結晶シリコン層ＰＳ2 を形成した後に、該多
結晶シリコン層ＰＳ2 に対して砒素をイオン注入し、更
に上記第２層目のポリサイド層ＷＰ2 における上層のシ
リサイド層ＷＳ2 を形成した後に、該シリサイド層ＷＳ
2 に対して砒素をイオン注入するようにしたので、下層
の多結晶シリコン層ＰＳ2 に導入した不純物がシリサイ
ド層ＷＳ2 に吸収されるということがなくなり、エミッ
タ取出し電極５とエミッタ領域１９とのコンタクト抵抗
を低減することができる。また、本発明の製法によれ
ば、エミッタ取出し電極５を構成する第２層目のポリサ
イド層ＷＰ 2 の形成に際して、該第２層目のポリサイド
層ＷＰ 2 における下層の多結晶シリコン層ＰＳ 2 を形成
した後に、該多結晶シリコン層ＰＳ 2 に対して砒素をイ
オン注入し、熱処理により基板１１表面に多結晶シリコ
ン層ＰＳ 2 の砒素を拡散させ、第２層目のポリサイド層
ＰＳ 2 にて形成されたバイポーラトランジスタのエミッ
タ取出し電極５に対して金属配線２３Ｅのコンタクト開
口部２４Ｅを形成するようにしたので、開口部２４Ｅの
形成に先立ち熱処理により基板１１表面に多結晶シリコ
ン層ＰＳ 2 の砒素を拡散させることによりエミッタ領域
１９が充分に形成されるため、開口部２４Ｅの形成の際
に第２層目のポリサイド層ＷＰ 2 が削られて減ってしま
った場合でもトランジスタの特性の劣化を回避すること
ができる。
出し電極５を構成する第２層目のポリサイド層ＷＰ2 の
形成に際して、該第２層目のポリサイド層ＷＰ2 におけ
る下層の多結晶シリコン層ＰＳ2 を形成した後に、該多
結晶シリコン層ＰＳ2 に対して砒素をイオン注入し、更
に上記第２層目のポリサイド層ＷＰ2 における上層のシ
リサイド層ＷＳ2 を形成した後に、該シリサイド層ＷＳ
2 に対して砒素をイオン注入するようにしたので、下層
の多結晶シリコン層ＰＳ2 に導入した不純物がシリサイ
ド層ＷＳ2 に吸収されるということがなくなり、エミッ
タ取出し電極５とエミッタ領域１９とのコンタクト抵抗
を低減することができる。また、本発明の製法によれ
ば、エミッタ取出し電極５を構成する第２層目のポリサ
イド層ＷＰ 2 の形成に際して、該第２層目のポリサイド
層ＷＰ 2 における下層の多結晶シリコン層ＰＳ 2 を形成
した後に、該多結晶シリコン層ＰＳ 2 に対して砒素をイ
オン注入し、熱処理により基板１１表面に多結晶シリコ
ン層ＰＳ 2 の砒素を拡散させ、第２層目のポリサイド層
ＰＳ 2 にて形成されたバイポーラトランジスタのエミッ
タ取出し電極５に対して金属配線２３Ｅのコンタクト開
口部２４Ｅを形成するようにしたので、開口部２４Ｅの
形成に先立ち熱処理により基板１１表面に多結晶シリコ
ン層ＰＳ 2 の砒素を拡散させることによりエミッタ領域
１９が充分に形成されるため、開口部２４Ｅの形成の際
に第２層目のポリサイド層ＷＰ 2 が削られて減ってしま
った場合でもトランジスタの特性の劣化を回避すること
ができる。
【００１８】
【実施例】以下、図１〜図７を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る半導体メモリ
装置、特にＢｉＣＭＯＳによるＳＲＡＭのメモリセル部
Ｍと周辺回路部Ｅを示す構成図である。
施例を説明する。図１は、本実施例に係る半導体メモリ
装置、特にＢｉＣＭＯＳによるＳＲＡＭのメモリセル部
Ｍと周辺回路部Ｅを示す構成図である。
【００１９】このＳＲＡＭは、メモリセル部Ｍにおける
駆動トランジスタのゲート電極１及びワード線２が第１
層目の多結晶シリコン層ＰＳ1 とタングステンシリサイ
ド層ＷＳ1 によるタングステンポリサイド層ＷＰ1 にて
形成され、メモリセル部Ｍにおける電源線（Ｖｓｓライ
ン）３及びビット線取出し部４並びに周辺回路部Ｅのエ
ミッタ取出し電極５が第２層目の多結晶シリコン層ＰＳ
2 とタングステンシリサイド層ＷＳ2 によるタングステ
ンポリサイド層ＷＰ2 にて形成され、更にメモリセル部
Ｍにおける高抵抗負荷６が第３層目の薄膜の多結晶シリ
コン層ＰＳ3にて形成されて構成されている。
駆動トランジスタのゲート電極１及びワード線２が第１
層目の多結晶シリコン層ＰＳ1 とタングステンシリサイ
ド層ＷＳ1 によるタングステンポリサイド層ＷＰ1 にて
形成され、メモリセル部Ｍにおける電源線（Ｖｓｓライ
ン）３及びビット線取出し部４並びに周辺回路部Ｅのエ
ミッタ取出し電極５が第２層目の多結晶シリコン層ＰＳ
2 とタングステンシリサイド層ＷＳ2 によるタングステ
ンポリサイド層ＷＰ2 にて形成され、更にメモリセル部
Ｍにおける高抵抗負荷６が第３層目の薄膜の多結晶シリ
コン層ＰＳ3にて形成されて構成されている。
【００２０】
【００２１】尚、図において、１１はＰ型のシリコン基
板、１２はＰ型のウェル領域、１３は選択酸化（ＬＯＣ
ＯＳ）によるフィールド絶縁層、１４はＮ型の埋め込み
層、１５はＮ型のエピタキシャル層、１６はＮ型のコレ
クタ取出し領域、１７はＰ型のベース領域、１８はＰ型
のベース取出し領域、１９はＮ型のエミッタ領域、２０
はＰ型の素子分離領域、２１は層間絶縁膜である。ま
た、２２はＡｌによるビット線、２３Ｂ，２３Ｅ及び２
３Ｃは夫々Ａｌによるベース電極，エミッタ電極及びコ
レクタ電極である。
板、１２はＰ型のウェル領域、１３は選択酸化（ＬＯＣ
ＯＳ）によるフィールド絶縁層、１４はＮ型の埋め込み
層、１５はＮ型のエピタキシャル層、１６はＮ型のコレ
クタ取出し領域、１７はＰ型のベース領域、１８はＰ型
のベース取出し領域、１９はＮ型のエミッタ領域、２０
はＰ型の素子分離領域、２１は層間絶縁膜である。ま
た、２２はＡｌによるビット線、２３Ｂ，２３Ｅ及び２
３Ｃは夫々Ａｌによるベース電極，エミッタ電極及びコ
レクタ電極である。
【００２２】この実施例によれば、エミッタ取出し電極
５を第２層目のタングステンポリサイド層ＷＰ2 にて形
成するようにしたので、図２に示すように、Ａｌ配線層
によるベース電極２３Ｂ、エミッタ電極２３Ｅ及びコレ
クタ電極２３Ｃの形成に先立って、層間絶縁膜２１にコ
ンタクト孔２４Ｂ、２４Ｅ及び２４Ｃをエッチングにて
形成する際、エミッタ取出し電極５上の層間絶縁膜２１
の厚みｔ1 が他のベース取出し領域１８及びコレクタ取
出し領域１６上の層間絶縁膜２１の厚みｔ2 より浅い
（ｔ1 ＜ｔ2）ことから、エミッタ取出し電極５に対し
てそのオーバーエッチが進むが、コンタクト孔２４Ｂ、
２４Ｅ及び２４Ｃの形成完了時、その選択比の関係から
上層のタングステンシリサイド層ＷＳ2 のみが過剰にエ
ッチングされるだけで、バイポーラトランジスタの特性
を直接左右する多結晶シリコン層ＰＳ2 に対してのエッ
チングは行われない。逆に、タングステンシリサイド層
ＷＳ 2 が過剰にエッチングされることにより、抵抗の低
いＡｌ配線層によるエミッタ電極２３Ｅが多結晶シリコ
ン層ＰＳ2 に近づくため、より高速化が期待できる。
５を第２層目のタングステンポリサイド層ＷＰ2 にて形
成するようにしたので、図２に示すように、Ａｌ配線層
によるベース電極２３Ｂ、エミッタ電極２３Ｅ及びコレ
クタ電極２３Ｃの形成に先立って、層間絶縁膜２１にコ
ンタクト孔２４Ｂ、２４Ｅ及び２４Ｃをエッチングにて
形成する際、エミッタ取出し電極５上の層間絶縁膜２１
の厚みｔ1 が他のベース取出し領域１８及びコレクタ取
出し領域１６上の層間絶縁膜２１の厚みｔ2 より浅い
（ｔ1 ＜ｔ2）ことから、エミッタ取出し電極５に対し
てそのオーバーエッチが進むが、コンタクト孔２４Ｂ、
２４Ｅ及び２４Ｃの形成完了時、その選択比の関係から
上層のタングステンシリサイド層ＷＳ2 のみが過剰にエ
ッチングされるだけで、バイポーラトランジスタの特性
を直接左右する多結晶シリコン層ＰＳ2 に対してのエッ
チングは行われない。逆に、タングステンシリサイド層
ＷＳ 2 が過剰にエッチングされることにより、抵抗の低
いＡｌ配線層によるエミッタ電極２３Ｅが多結晶シリコ
ン層ＰＳ2 に近づくため、より高速化が期待できる。
【００２３】次に、上記本例に係るＳＲＡＭの製造方法
を図３〜図７に基いて説明する。尚、図１と対応するも
のについては同符号を記す。
を図３〜図７に基いて説明する。尚、図１と対応するも
のについては同符号を記す。
【００２４】まず、図３Ａに示すように、例えばＰ型の
シリコン基板１１上に熱酸化膜３１を形成した後、周辺
回路部Ｅのバイポーラトランジスタが形成される部分に
窓３１ａを形成する。その後、全面にアンチモン膜３２
を形成した後、熱処理を施してアンチモン膜３２よりＮ
型の不純物（アンチモン）を熱酸化膜３１の窓３１ａを
通してシリコン基板１１の表面に拡散させて、Ｎ型の不
純物拡散領域３３を形成する。
シリコン基板１１上に熱酸化膜３１を形成した後、周辺
回路部Ｅのバイポーラトランジスタが形成される部分に
窓３１ａを形成する。その後、全面にアンチモン膜３２
を形成した後、熱処理を施してアンチモン膜３２よりＮ
型の不純物（アンチモン）を熱酸化膜３１の窓３１ａを
通してシリコン基板１１の表面に拡散させて、Ｎ型の不
純物拡散領域３３を形成する。
【００２５】次に、図３Ｂに示すように、表面のアンチ
モン膜３２及び熱酸化膜３１を剥離した後、シリコン基
板１１上にＮ型のエピタキシャル層１５を堆積させる。
このとき、上記Ｎ型の不純物拡散領域３３が上方に成長
してＮ型の埋め込み層１４となる。その後、再び熱酸化
膜３４を形成した後、メモリセル部ＭにおけるＭＯＳト
ランジスタが形成される部分に窓を形成する。その後、
該窓を通してＰ型の不純物、例えばボロン（Ｂ）をイオ
ン注入してＭＯＳトランジスタが形成される部分にＰ型
のウェル領域１２を形成する。
モン膜３２及び熱酸化膜３１を剥離した後、シリコン基
板１１上にＮ型のエピタキシャル層１５を堆積させる。
このとき、上記Ｎ型の不純物拡散領域３３が上方に成長
してＮ型の埋め込み層１４となる。その後、再び熱酸化
膜３４を形成した後、メモリセル部ＭにおけるＭＯＳト
ランジスタが形成される部分に窓を形成する。その後、
該窓を通してＰ型の不純物、例えばボロン（Ｂ）をイオ
ン注入してＭＯＳトランジスタが形成される部分にＰ型
のウェル領域１２を形成する。
【００２６】次に、図３Ｃに示すように、選択的にフィ
ールド絶縁層１３とＰ型の素子分離領域２０を形成した
後、コレクタ取出し部分に高濃度のＮ型不純物をイオン
注入して該部分にＮ型のコレクタ取出し領域１６を形成
する。
ールド絶縁層１３とＰ型の素子分離領域２０を形成した
後、コレクタ取出し部分に高濃度のＮ型不純物をイオン
注入して該部分にＮ型のコレクタ取出し領域１６を形成
する。
【００２７】次に、図４Ａに示すように、ベース領域と
なる部分にＰ型の不純物をイオン注入してベース領域１
７を形成した後、更にその一部に高濃度のＰ型不純物を
イオン注入してベース取出し領域１８を形成する。
なる部分にＰ型の不純物をイオン注入してベース領域１
７を形成した後、更にその一部に高濃度のＰ型不純物を
イオン注入してベース取出し領域１８を形成する。
【００２８】次に、図４Ｂに示すように、全面に１層目
の多結晶シリコン層ＰＳ1 及びタングステンシリサイド
層ＷＳ1 を形成して第１層目のタングステンポリサイド
層ＷＰ1 とした後、該タングステンポリサイド層ＷＰ1
をパターニングしてメモリセル部Ｍにおける駆動トラン
ジスタのゲート電極１及びワード線２を形成する。その
後、周辺回路部Ｅにレジスト膜３５を形成した後、上記
ゲート電極１，ワード線２及びレジスト膜３５をマスク
としてＮ型の不純物をイオン注入してメモリセル部Ｍに
Ｎ型のソース・ドレイン領域３６ａ及び３６ｂを形成す
る。
の多結晶シリコン層ＰＳ1 及びタングステンシリサイド
層ＷＳ1 を形成して第１層目のタングステンポリサイド
層ＷＰ1 とした後、該タングステンポリサイド層ＷＰ1
をパターニングしてメモリセル部Ｍにおける駆動トラン
ジスタのゲート電極１及びワード線２を形成する。その
後、周辺回路部Ｅにレジスト膜３５を形成した後、上記
ゲート電極１，ワード線２及びレジスト膜３５をマスク
としてＮ型の不純物をイオン注入してメモリセル部Ｍに
Ｎ型のソース・ドレイン領域３６ａ及び３６ｂを形成す
る。
【００２９】次に、図５Ａに示すように、周辺回路部Ｅ
のレジスト膜３５を剥離した後、全面に例えばＳｉＯ2
からなる１層目の層間絶縁膜２１Ａを形成し、その後、
メモリセル部Ｍの一方のソース・ドレイン領域３６ｂに
通ずる窓３７ａ及び周辺回路部Ｅのベース領域１７内に
おいて、後にエミッタ領域となる部分に通ずる窓３７ｂ
を形成する。
のレジスト膜３５を剥離した後、全面に例えばＳｉＯ2
からなる１層目の層間絶縁膜２１Ａを形成し、その後、
メモリセル部Ｍの一方のソース・ドレイン領域３６ｂに
通ずる窓３７ａ及び周辺回路部Ｅのベース領域１７内に
おいて、後にエミッタ領域となる部分に通ずる窓３７ｂ
を形成する。
【００３０】その後、全面に２層目の多結晶シリコン層
ＰＳ2 及びタングステンシリサイド層ＷＳ2 を形成して
第２層目のタングステンポリサイド層ＷＰ2 とした後、
該タングステンポリサイド層ＷＰ2をパターニングして
電源線（Ｖｓｓライン）３、ビット線取出し部４及び周
辺回路部Ｅにおけるエミッタ取出し電極５を形成する。
その後、熱処理を施してエミッタ取出し電極５を構成す
る下層の多結晶シリコン層ＰＳ2 からのＮ型の不純物拡
散によりベース領域１７内にエミッタ領域１９を形成す
る。
ＰＳ2 及びタングステンシリサイド層ＷＳ2 を形成して
第２層目のタングステンポリサイド層ＷＰ2 とした後、
該タングステンポリサイド層ＷＰ2をパターニングして
電源線（Ｖｓｓライン）３、ビット線取出し部４及び周
辺回路部Ｅにおけるエミッタ取出し電極５を形成する。
その後、熱処理を施してエミッタ取出し電極５を構成す
る下層の多結晶シリコン層ＰＳ2 からのＮ型の不純物拡
散によりベース領域１７内にエミッタ領域１９を形成す
る。
【００３１】この第２層目のタングステンポリサイド層
ＷＰ2 によるエミッタ取出し電極５の形成時、図７Ａに
示すように、膜厚が１１００Å〜１７００Å（通常は膜
厚として１０００Åが用いられる）、より好ましくは膜
厚１１００Å〜１５００Åの２層目の多結晶シリコン層
ＰＳ2 を形成した後、該多結晶シリコン層ＰＳ2 にＮ型
の不純物、例えば砒素（Ａｓ）を例えば１×１０16ｃｍ
-2ほどイオン注入して、エミッタ領域の形成に供する固
相拡散条件を決定しておき、続いて、図７Ｂに示すよう
に、上記多結晶シリコン層ＰＳ2 上に２層目のタングス
テンシリサイド層ＷＳ2 を形成した後、該タングステン
シリサイド層ＷＳ2 にも砒素（Ａｓ）をイオン注入す
る。
ＷＰ2 によるエミッタ取出し電極５の形成時、図７Ａに
示すように、膜厚が１１００Å〜１７００Å（通常は膜
厚として１０００Åが用いられる）、より好ましくは膜
厚１１００Å〜１５００Åの２層目の多結晶シリコン層
ＰＳ2 を形成した後、該多結晶シリコン層ＰＳ2 にＮ型
の不純物、例えば砒素（Ａｓ）を例えば１×１０16ｃｍ
-2ほどイオン注入して、エミッタ領域の形成に供する固
相拡散条件を決定しておき、続いて、図７Ｂに示すよう
に、上記多結晶シリコン層ＰＳ2 上に２層目のタングス
テンシリサイド層ＷＳ2 を形成した後、該タングステン
シリサイド層ＷＳ2 にも砒素（Ａｓ）をイオン注入す
る。
【００３２】その後、図７Ｃに示すように、上記多結晶
シリコン層ＰＳ2 及びタングステンシリサイド層ＷＳ2
からなるタングステンポリサイド層ＷＰ2 をパターニン
グしてエミッタ取出し電極５を形成した後、熱処理を施
して多結晶シリコン層ＰＳ2 からの不純物拡散によりベ
ース領域１７内にエミッタ領域１９を形成する。
シリコン層ＰＳ2 及びタングステンシリサイド層ＷＳ2
からなるタングステンポリサイド層ＷＰ2 をパターニン
グしてエミッタ取出し電極５を形成した後、熱処理を施
して多結晶シリコン層ＰＳ2 からの不純物拡散によりベ
ース領域１７内にエミッタ領域１９を形成する。
【００３３】この場合、タングステンシリサイド層ＷＳ
2 にも不純物を導入するようにしたので、多結晶シリコ
ン層ＰＳ2 中に導入された不純物がタングステンシリサ
イド層ＷＳ2 に吸収されるという現象が防止され、その
結果、上記エミッタ領域１９の形成に供する固相拡散条
件をくずすという不都合が回避されると共に、エミッタ
領域１９と多結晶シリコン層ＰＳ2 とのコンタクト抵抗
が高くなるという問題が回避される。
2 にも不純物を導入するようにしたので、多結晶シリコ
ン層ＰＳ2 中に導入された不純物がタングステンシリサ
イド層ＷＳ2 に吸収されるという現象が防止され、その
結果、上記エミッタ領域１９の形成に供する固相拡散条
件をくずすという不都合が回避されると共に、エミッタ
領域１９と多結晶シリコン層ＰＳ2 とのコンタクト抵抗
が高くなるという問題が回避される。
【００３４】また、多結晶シリコン層ＰＳ2 の膜厚を１
１００Å〜１５００Åとしたので、電源線３やビット線
取出し部４のシート抵抗の高抵抗化を招くことなく、バ
イポーラトランジスタにおける電流利得ｈFEの急激な上
昇を抑えることができ、バイポーラトランジスタのプロ
セスパラメータである電流利得ｈFE等の制御性を良好に
することができる。
１００Å〜１５００Åとしたので、電源線３やビット線
取出し部４のシート抵抗の高抵抗化を招くことなく、バ
イポーラトランジスタにおける電流利得ｈFEの急激な上
昇を抑えることができ、バイポーラトランジスタのプロ
セスパラメータである電流利得ｈFE等の制御性を良好に
することができる。
【００３５】次に、図５Ｂに示すように、全面に例えば
ＳｉＯ2 からなる２層目の層間絶縁膜２１Ｂを形成した
後、メモリセル部Ｍのゲート電極１に通ずる窓３８を形
成し、その後、３層目の薄膜の多結晶シリコン層ＰＳ3
を形成した後、該多結晶シリコン層ＰＳ3 をパターニン
グして高抵抗負荷６を形成する。
ＳｉＯ2 からなる２層目の層間絶縁膜２１Ｂを形成した
後、メモリセル部Ｍのゲート電極１に通ずる窓３８を形
成し、その後、３層目の薄膜の多結晶シリコン層ＰＳ3
を形成した後、該多結晶シリコン層ＰＳ3 をパターニン
グして高抵抗負荷６を形成する。
【００３６】そして、図６に示すように、全面に平坦化
用のリフロー膜２１Ｃを形成した後、メモリセル部Ｍに
おいて、ビット線取出し部４に通ずる窓３９を形成する
と共に、周辺回路部Ｅにおいて、ベース取出し領域１
８、エミッタ取出し電極５及びコレクタ取出し領域１６
に通ずる窓２４Ｂ、２４Ｅ及び２４Ｃを夫々形成する。
その後、全面にＡｌ配線層を形成した後、該Ａｌ配線層
をパターニングして、メモリセル部Ｍにおいてビット線
２２、周辺回路部Ｅにおいてベース電極２３Ｂ、エミッ
タ電極２３Ｅ及びコレクタ電極２３Ｃを夫々形成して本
例に係るＳＲＡＭを得る。
用のリフロー膜２１Ｃを形成した後、メモリセル部Ｍに
おいて、ビット線取出し部４に通ずる窓３９を形成する
と共に、周辺回路部Ｅにおいて、ベース取出し領域１
８、エミッタ取出し電極５及びコレクタ取出し領域１６
に通ずる窓２４Ｂ、２４Ｅ及び２４Ｃを夫々形成する。
その後、全面にＡｌ配線層を形成した後、該Ａｌ配線層
をパターニングして、メモリセル部Ｍにおいてビット線
２２、周辺回路部Ｅにおいてベース電極２３Ｂ、エミッ
タ電極２３Ｅ及びコレクタ電極２３Ｃを夫々形成して本
例に係るＳＲＡＭを得る。
【００３７】上述のように、本例によれば、第１層目の
タングステンポリサイド層ＷＰ1 にて上記ＭＯＳトラン
ジスタのゲート電極１及びワード線２を形成し、第２層
目のタングステンポリサイド層ＷＰ2 にて電源線３とビ
ット線取出し部４並びにバイポーラトランジスタのエミ
ッタ取出し電極５を形成し、シリコン基板１１表面に形
成されたエミッタ領域１９上において上記エミッタ取出
し電極５とＡｌ配線層によるエミッタ電極２３Ｅとを接
続するようにしたので、バイポーラプロセスとＣＭＯＳ
プロセスの工程を効率的に兼用することができ、製造工
程の削減化及び段差低減などの構造の簡略化を図ること
ができる。
タングステンポリサイド層ＷＰ1 にて上記ＭＯＳトラン
ジスタのゲート電極１及びワード線２を形成し、第２層
目のタングステンポリサイド層ＷＰ2 にて電源線３とビ
ット線取出し部４並びにバイポーラトランジスタのエミ
ッタ取出し電極５を形成し、シリコン基板１１表面に形
成されたエミッタ領域１９上において上記エミッタ取出
し電極５とＡｌ配線層によるエミッタ電極２３Ｅとを接
続するようにしたので、バイポーラプロセスとＣＭＯＳ
プロセスの工程を効率的に兼用することができ、製造工
程の削減化及び段差低減などの構造の簡略化を図ること
ができる。
【００３８】また、エミッタ取出し電極５を構成する第
２層目のタングステンポリサイド層ＷＰ2 中、下層の多
結晶シリコン層ＰＳ2 の厚みを従来の膜厚（１０００
Å）よりも厚い１１００Å〜１７００Åにしたので、電
流利得ｈFEの必要以上の上昇を抑えることができ、電流
利得ｈFE等の制御性を良好にすることができる。
２層目のタングステンポリサイド層ＷＰ2 中、下層の多
結晶シリコン層ＰＳ2 の厚みを従来の膜厚（１０００
Å）よりも厚い１１００Å〜１７００Åにしたので、電
流利得ｈFEの必要以上の上昇を抑えることができ、電流
利得ｈFE等の制御性を良好にすることができる。
【００３９】また、図７で示す製法によれば、エミッタ
取出し電極５を構成する第２層目のタングステンポリサ
イド層ＷＰ2 の形成に際して、該第２層目のタングステ
ンポリサイド層ＷＰ2 における下層の多結晶シリコン層
ＰＳ2 を形成した後に、該多結晶シリコン層ＰＳ2 に対
して砒素（Ａｓ）をイオン注入し、更に上層のタングス
テンシリサイド層ＷＳ2 を形成した後に、該タングステ
ンシリサイド層ＷＳ2 に対しても砒素（Ａｓ）をイオン
注入するようにしたので、下層の多結晶シリコン層ＰＳ
2 に導入した不純物がタングステンシリサイド層ＷＳ2
に吸収されるということがなくなり、エミッタ取出し電
極５とエミッタ領域１９とのコンタクト抵抗を低減する
ことができる。
取出し電極５を構成する第２層目のタングステンポリサ
イド層ＷＰ2 の形成に際して、該第２層目のタングステ
ンポリサイド層ＷＰ2 における下層の多結晶シリコン層
ＰＳ2 を形成した後に、該多結晶シリコン層ＰＳ2 に対
して砒素（Ａｓ）をイオン注入し、更に上層のタングス
テンシリサイド層ＷＳ2 を形成した後に、該タングステ
ンシリサイド層ＷＳ2 に対しても砒素（Ａｓ）をイオン
注入するようにしたので、下層の多結晶シリコン層ＰＳ
2 に導入した不純物がタングステンシリサイド層ＷＳ2
に吸収されるということがなくなり、エミッタ取出し電
極５とエミッタ領域１９とのコンタクト抵抗を低減する
ことができる。
【００４０】
【発明の効果】本発明に係る半導体メモリ装置及びその
製法によれば、バイポーラプロセスとＣＭＯＳプロセス
の工程を効率的に兼用して、製造工程の削減と段差低減
などの構造の簡略化を図りながら、なおかつバイポーラ
トランジスタの特性の向上並びにエミッタ取出し電極と
エミッタ領域とのコンタクト抵抗の低減化を図ることが
できる。
製法によれば、バイポーラプロセスとＣＭＯＳプロセス
の工程を効率的に兼用して、製造工程の削減と段差低減
などの構造の簡略化を図りながら、なおかつバイポーラ
トランジスタの特性の向上並びにエミッタ取出し電極と
エミッタ領域とのコンタクト抵抗の低減化を図ることが
できる。
【図１】本実施例のＢｉＣＭＯＳによるＳＲＡＭの要部
を示す構成図。
を示す構成図。
【図２】本実施例のＢｉＣＭＯＳによるＳＲＡＭの作用
を示す説明図。
を示す説明図。
【図３】本実施例のＢｉＣＭＯＳによるＳＲＡＭの製法
を示す工程図（その１）。
を示す工程図（その１）。
【図４】本実施例のＢｉＣＭＯＳによるＳＲＡＭの製法
を示す工程図（その２）。
を示す工程図（その２）。
【図５】本実施例のＢｉＣＭＯＳによるＳＲＡＭの製法
を示す工程図（その３）。
を示す工程図（その３）。
【図６】本実施例のＢｉＣＭＯＳによるＳＲＡＭの製法
を示す工程図（その４）。
を示す工程図（その４）。
【図７】本実施例に係るエミッタ取出し電極の形成法を
示す工程経過図。
示す工程経過図。
【図８】従来例のＢｉＣＭＯＳによるＳＲＡＭの要部を
示す構成図。
示す構成図。
【図９】従来例でのエミッタ領域の形成方法を示す工程
経過図。
経過図。
【図１０】従来例のＢｉＣＭＯＳによるＳＲＡＭの作用
を示す説明図。
を示す説明図。
Ｍ メモリセル部 Ｅ 周辺回路部 １ ゲート電極 ２ ワード線 ３ 電源線（Ｖｓｓライン） ４ ビット線取出し部 ５ エミッタ取出し電極 ６ 高抵抗負荷 １１ シリコン基板 １２ Ｐ型のウェル領域 １３ フィールド絶縁層 １４ 埋め込み層 １５ エピタキシャル層 １６ コレクタ取出し領域 １７ ベース領域 １８ ベース取出し領域 １９ エミッタ領域 ２０ Ｐ型の素子分離領域 ２１ 層間絶縁膜 ２２ ビット線 ２３Ｂ ベース電極 ２３Ｅ エミッタ電極 ２３Ｃ コレクタ電極 ＰＳ1 １層目の多結晶シリコン層 ＷＳ1 １層目のタングステンシリサイド層 ＷＰ1 第１層目のタングステンポリサイド層 ＰＳ2 ２層目の多結晶シリコン層 ＷＳ2 ２層目のタングステンシリサイド層 ＷＰ2 第２層目のタングステンポリサイド層 ＰＳ3 ３層目の多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/8249 H01L 27/06 H01L 27/11 H01L 27/10
Claims (3)
- 【請求項１】 同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタが形成され、該バイポーラトランジ
スタのエミッタ取出し電極がポリサイド層にて形成され
た半導体メモリ装置において、 第１層目のポリサイド層にて上記ＭＯＳトランジスタの
ゲート電極が形成され、第２層目のポリサイド層にて少
なくとも電源線とバイポーラトランジスタのエミッタ取
出し電極とメモリ部ビット線取出し電極とが形成され、
上記基板表面に形成されたエミッタ領域上で上記エミッ
タ取出し電極と金属配線が接続されていることを特徴と
する半導体メモリ装置。 - 【請求項２】 同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタが形成され、該バイポーラトランジ
スタのエミッタ取出し電極がポリサイド層にて形成され
た半導体メモリ装置の製法において、 第１層目のポリサイド層にて上記ＭＯＳトランジスタの
ゲート電極を形成する工程と、第２層目のポリサイド層
にて少なくとも電源線とバイポーラトランジスタのエミ
ッタ取出し電極とメモリ部ビット線取出し電極とを形成
する工程と、上記基板表面に形成されたエミッタ領域上
において上記エミッタ取出し電極と金属配線を接続する
工程とを有し、 上記エミッタ取出し電極を構成する第２層目のポリサイ
ド層の形成に際して、該第２層目のポリサイド層におけ
る下層の多結晶シリコン層を形成した後に、該多結晶シ
リコン層に対して砒素をイオン注入する工程と、上記第
２層目のポリサイド層における上層のシリサイド層を形
成した後に、該シリサイド層に対して砒素をイオン注入
する工程とを有することを特徴とする半導体メモリ装置
の製法。 - 【請求項３】 同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタが形成され、該バイポーラトランジ
スタのエミッタ取出し電極がポリサイド層にて形成され
た半導体メモリ装置の製法において、 第１層目のポリサイド層にて上記ＭＯＳトランジスタの
ゲート電極を形成する工程と、第２層目のポリサイド層
にて少なくとも電源線とバイポーラトランジスタのエミ
ッタ取出し電極とメモリ部ビット線取出し電極とを形成
する工程と、上記基板表面に形成されたエミッタ領域上
において上記エミッタ取出し電極と金属 配線を接続する
工程とを有し、 上記エミッタ取出し電極を構成する第２層目のポリサイ
ド層の形成に際して、該第２層目のポリサイド層におけ
る下層の多結晶シリコン層を形成した後に、該多結晶シ
リコン層に対して砒素をイオン注入する工程と、熱処理
により上記基板表面に上記多結晶シリコン層の砒素を拡
散させる工程と、上記第２層目のポリサイド層にて形成
された上記バイポーラトランジスタのエミッタ取出し電
極に対して金属配線層のコンタクト開口部を形成する工
程を有することを特徴とする半導体メモリ装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156889A JP3057268B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156889A JP3057268B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056973A JPH056973A (ja) | 1993-01-14 |
| JP3057268B2 true JP3057268B2 (ja) | 2000-06-26 |
Family
ID=15637612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156889A Expired - Lifetime JP3057268B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057268B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2923912B2 (ja) * | 1996-12-25 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| KR100290782B1 (ko) | 1998-06-30 | 2001-06-01 | 박종섭 | 반도체 소자의 제조방법 |
| JP4570811B2 (ja) * | 2001-04-27 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-06-27 JP JP3156889A patent/JP3057268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056973A (ja) | 1993-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5163178A (en) | Semiconductor device having enhanced impurity concentration profile | |
| JPH09504411A (ja) | セルフアラインｃｍｏｓプロセス | |
| JP2748988B2 (ja) | 半導体装置とその製造方法 | |
| JPH0557741B2 (ja) | ||
| JP3057268B2 (ja) | 半導体メモリ装置及びその製法 | |
| JPH0793385B2 (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JP3006825B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| KR0161415B1 (ko) | BiCMOS 반도체장치 및 그 제조방법 | |
| JP2985246B2 (ja) | 半導体装置の製造方法 | |
| JP3163694B2 (ja) | 半導体装置及びその製法 | |
| JPH07106337A (ja) | 半導体装置およびその製造方法 | |
| JP2892415B2 (ja) | 半導体素子の製造方法 | |
| KR910008945B1 (ko) | 바이씨모오스 반도체 장치의 제조방법 | |
| JP2697221B2 (ja) | 半導体装置 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JPS60207375A (ja) | 半導体装置の製造方法 | |
| JP2793207B2 (ja) | 半導体装置の製造方法 | |
| KR100264519B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05326857A (ja) | 半導体装置の製造方法 | |
| JP2000223581A (ja) | バイポーラ型半導体装置の製造方法、バイポーラ型半導体装置 | |
| JPH04303963A (ja) | 半導体装置 | |
| KR20100041077A (ko) | 바이폴라 트랜지스터와 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120421 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120421 Year of fee payment: 12 |