JPS6246563A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6246563A JPS6246563A JP18580685A JP18580685A JPS6246563A JP S6246563 A JPS6246563 A JP S6246563A JP 18580685 A JP18580685 A JP 18580685A JP 18580685 A JP18580685 A JP 18580685A JP S6246563 A JPS6246563 A JP S6246563A
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- holes
- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作の半導体装置、特に正孔をキャリアと
する半導体装置に関する。
する半導体装置に関する。
近年、高速コンピュータ用素子として、超高速素子の研
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
例えば、１９８１年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ［１ｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ） ダイジェスト、６２９頁から６
３２頁にあるように、ベースにＧａＡｓを、エミッタに
ＡβＧａＡｓを用いたｎｐｎ型が良く研究されている。
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ［１ｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ） ダイジェスト、６２９頁から６
３２頁にあるように、ベースにＧａＡｓを、エミッタに
ＡβＧａＡｓを用いたｎｐｎ型が良く研究されている。
しかしながら、ＨＢＴでは構造およびプロセスが極めて
複雑であり、高集積化には多くの問題点を残している。
複雑であり、高集積化には多くの問題点を残している。
また、特にコレクターベース間容量が大きく、高速性も
限定されている。さらに高集積化には相補型構成のメリ
ットが大であるが、正札をキャリアとするｐｎｐ型は得
られていないのが現状である。
限定されている。さらに高集積化には相補型構成のメリ
ットが大であるが、正札をキャリアとするｐｎｐ型は得
られていないのが現状である。
本発明の目的は、電流駆動能力が大きく、かつ高速で、
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
本発明の半導体装置は、高抵抗の第１の半導体層上に、
低不純物密度の第２の半導体層と、第２の半導体層より
電子親和力とバンドギャップの和の大きい低不純物密度
あるいはｐ型の第３の半導体層と、電子を注入するため
の第４の半導体層とが積載され、第２の半導体層に対し
て形成された一対のオーム性電極を備え、第２の半導体
層中に形成された正孔に対して前記オーム性の一対の電
極の間の導電度を第４の半導体層から第２の半導体層に
電子を注入することによって変調することを特徴として
いる。
低不純物密度の第２の半導体層と、第２の半導体層より
電子親和力とバンドギャップの和の大きい低不純物密度
あるいはｐ型の第３の半導体層と、電子を注入するため
の第４の半導体層とが積載され、第２の半導体層に対し
て形成された一対のオーム性電極を備え、第２の半導体
層中に形成された正孔に対して前記オーム性の一対の電
極の間の導電度を第４の半導体層から第２の半導体層に
電子を注入することによって変調することを特徴として
いる。
第１図は本発明による半導体装置の基本構造の一例を示
す模式的構造断面図である。
す模式的構造断面図である。
この半導体装置は、高抵抗基板１０、例えば半絶縁性Ｉ
ｎＰ基板上に、高抵抗の第１の半導体層１１、例えばア
ンドープＩｎＧａＡｓ層と、第１の半導体層より電子親
和力の大きい低不純物密度の第２の半導体層１２、例え
ばアンドープＩｎＧａＡｓ層と、第２の半導体層１２よ
り電子親和力とバンドギャップの和の大きい第３の半導
体層１３、例えばアンドープＩｎＰ層と、電子注入のた
めの第４の半導体層１４、例えばｎ”−１ｎＰ層と、第
２の半導体層１２に対して形成されるオーム性の一対の
電極１５゜１６、例えばｐ”−ＩｎＧａＡｓ領域１５ａ
、 １６ａとＡｕ−Ｚｎオーム性電極１５ｂ、１６ｂか
ら構成される一対の電極と、第４の半導体層１４にオー
ム性の制御電極１７、例えばＡｕ−Ｇｅ電極とが積載さ
れている。
ｎＰ基板上に、高抵抗の第１の半導体層１１、例えばア
ンドープＩｎＧａＡｓ層と、第１の半導体層より電子親
和力の大きい低不純物密度の第２の半導体層１２、例え
ばアンドープＩｎＧａＡｓ層と、第２の半導体層１２よ
り電子親和力とバンドギャップの和の大きい第３の半導
体層１３、例えばアンドープＩｎＰ層と、電子注入のた
めの第４の半導体層１４、例えばｎ”−１ｎＰ層と、第
２の半導体層１２に対して形成されるオーム性の一対の
電極１５゜１６、例えばｐ”−ＩｎＧａＡｓ領域１５ａ
、 １６ａとＡｕ−Ｚｎオーム性電極１５ｂ、１６ｂか
ら構成される一対の電極と、第４の半導体層１４にオー
ム性の制御電極１７、例えばＡｕ−Ｇｅ電極とが積載さ
れている。
以上のような構造の半導体装置の制御電極１７下におけ
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。＋ ＥＦ＋ Ｅｖはそれぞれ伝導帯下端
、フェルミレベル、価電子帯上端のエネルギーレベルを
表わす。
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。＋ ＥＦ＋ Ｅｖはそれぞれ伝導帯下端
、フェルミレベル、価電子帯上端のエネルギーレベルを
表わす。
今、電極１５をアースにして、制御電極１７に負の充分
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印１８で示す。この時電荷中性
となるように正孔が誘起されるが、この正孔はエネルギ
ー的に低い第２の半導体層１２と第３の半導体層１３の
へテロ界面の第２の半導体層側に蓄積される。蓄積され
た正孔をＯ印１９で示す。蓄積される正孔の量は電子電
流を大きくする程増加し、ついにはプラズマ状態となり
導電性が極めて増大される。
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印１８で示す。この時電荷中性
となるように正孔が誘起されるが、この正孔はエネルギ
ー的に低い第２の半導体層１２と第３の半導体層１３の
へテロ界面の第２の半導体層側に蓄積される。蓄積され
た正孔をＯ印１９で示す。蓄積される正孔の量は電子電
流を大きくする程増加し、ついにはプラズマ状態となり
導電性が極めて増大される。
この状態において、電極１６に負の電圧を印加したとき
の正孔および電子の流れを第４図に示す。
の正孔および電子の流れを第４図に示す。
制御電極１７から電極１５にかけて電子が注入され、こ
れにより第２の半導体層１２に正孔が大量に誘起され、
ヘテロ界面のチャネルの導電度が高まる。
れにより第２の半導体層１２に正孔が大量に誘起され、
ヘテロ界面のチャネルの導電度が高まる。
このチャネル正孔１９は電極１５．１６間の電界で加速
され、大電流がｔ流れ得る。すなわちチャネルは価電子
帯のエネルギーレベルの異なるヘテロ界面をチャネルと
する電界効果トランジスタ（ＦＥＴ）と同様な振舞いを
する。すなわち、電流の変調モードは電子注入による導
電度変調であり、チャネルはＦＥＴ的である。
され、大電流がｔ流れ得る。すなわちチャネルは価電子
帯のエネルギーレベルの異なるヘテロ界面をチャネルと
する電界効果トランジスタ（ＦＥＴ）と同様な振舞いを
する。すなわち、電流の変調モードは電子注入による導
電度変調であり、チャネルはＦＥＴ的である。
ここで正孔チャネルの電流と、制御電極１７から流出す
る電流比、すなわち電流増幅率は、正孔が高速である程
、および注入された電子の損失が少ない程大きくなる。
る電流比、すなわち電流増幅率は、正孔が高速である程
、および注入された電子の損失が少ない程大きくなる。
本半導体装置では、第２の半導体層１２に注入された電
子は、基板１０側の第１の半導体層１１によるポテンシ
ャルバリアによって、基板側へ流出することが防がれて
おり、また電極１５と１７間の電界は小さく、電子電流
は小さい。またチャネルの正孔も第３の半導体層１３に
よるバリアのために制御電極１７側へ流出することは少
ない。
子は、基板１０側の第１の半導体層１１によるポテンシ
ャルバリアによって、基板側へ流出することが防がれて
おり、また電極１５と１７間の電界は小さく、電子電流
は小さい。またチャネルの正孔も第３の半導体層１３に
よるバリアのために制御電極１７側へ流出することは少
ない。
また正孔チャネルは、不純物の少ない高品質なへテロ接
合界面に形成されるため、正孔は高速となり、チャネル
電流も大きくなる。
合界面に形成されるため、正孔は高速となり、チャネル
電流も大きくなる。
従って本発明の半導体装置では、正孔がキャリアであっ
ても電流増幅率を大きくとることができる。また制御電
極１７と電極１６間の第３の半導体層１３は、ＦＥＴと
同様に空乏化しており、従って小さい帰還容量を有して
いる。すなわち本半導体装置により、２次元チャネルを
有するＦＥＴと同様な構造の簡単さ、高速性、小さな寄
生抵抗および寄生容量を有し、バイポーラトランジスタ
並の大電流駆動能力を有する高性能な正孔チャネルの半
導体装置を実現することができる。
ても電流増幅率を大きくとることができる。また制御電
極１７と電極１６間の第３の半導体層１３は、ＦＥＴと
同様に空乏化しており、従って小さい帰還容量を有して
いる。すなわち本半導体装置により、２次元チャネルを
有するＦＥＴと同様な構造の簡単さ、高速性、小さな寄
生抵抗および寄生容量を有し、バイポーラトランジスタ
並の大電流駆動能力を有する高性能な正孔チャネルの半
導体装置を実現することができる。
なお第３の半導体層１３はｐ型ドープされていても良い
が、この場合は層１３は十分薄くてｎ”−ｐ接合の空乏
層によって完全に空乏化し、熱平衡状態で層１３中はも
ちろんチャネルの第２の半導体層１２中にも注入電子に
対して無視しうる程キャリア数が少ないことが必要であ
る。
が、この場合は層１３は十分薄くてｎ”−ｐ接合の空乏
層によって完全に空乏化し、熱平衡状態で層１３中はも
ちろんチャネルの第２の半導体層１２中にも注入電子に
対して無視しうる程キャリア数が少ないことが必要であ
る。
また高抵抗の第１の半導体層１１よりチャネルの第２の
半導体Ｍ１２の電子親和力とバンドギャップの和が小さ
ければ、チャネルの正孔に対して基板側にバリアができ
、電極１７と１６の間でのチャネルの結晶の奥の方すな
わち基板側への広がりが防止でき、より高性能化が可能
となる。ここで特にチャネルの第２の半導体層１２の厚
さが、正孔のエネルギー準位の量子化が起きる程薄くな
れば、電極１５と１６の全領域でキャリアの正孔の準位
が量子化され、より高速になると期待できる。
半導体Ｍ１２の電子親和力とバンドギャップの和が小さ
ければ、チャネルの正孔に対して基板側にバリアができ
、電極１７と１６の間でのチャネルの結晶の奥の方すな
わち基板側への広がりが防止でき、より高性能化が可能
となる。ここで特にチャネルの第２の半導体層１２の厚
さが、正孔のエネルギー準位の量子化が起きる程薄くな
れば、電極１５と１６の全領域でキャリアの正孔の準位
が量子化され、より高速になると期待できる。
実施例１：
本発明の半導体装置の一実施例の構造を第５図に示す。
基板１０として、Ｆｅドープ半絶縁性ＩｎＰ基板を用い
、分子線エピタキシーにより、第１の半導体層１１とし
てキャリア密度Ｉ ＸＩＯＩ５ａｍ−３以下、抵抗率１
０５Ω’ｃｍ以上のアンドープｎ型Ｉｎｏ、５２Ａｎｏ
、＜ａＡＳ層を５０００人、第２の半導体層１２として
、キャリア密度Ｉ ＸＩＯ”ｃｍ−３，厚さ１０００人
のアンドープｎ型１ ｎｏ、ｓ３Ｇ ａｏ、＜ｖＡＳ層
、および第３の半導体層１３として、キャリア密度Ｉ
Ｘ１０１５０ｍ−３以下、厚さ３００人のアンドープｎ
型ＩｎＰ層、さらに電子注入のための第４の半導体層１
４として、ドナー密度５ ×１６１８ｃｍ−３．厚さ５
００人のｎ”−１ｎＰ層を連続成長する。オーム性電極
２１．２２は、３μｍの間隔でＡｕ−Ｚｎをｎ”−１ｎ
Ｐ層１４上に蒸着し、熱処理してＩｎＰおよびＩｎＧａ
Ａｓ層と合金化させて、合金層がＩｎＧａＡｓ層１２に
まで達する様に形成する。なお本実施例では、この合金
層が第１図の１５ａと１５ｂおよび１６ａと１６ｂを兼
ねるようにしている。さらに１μｍ長の制御電極１７を
、オーム性電極２１．２２の中間にＡｕ−Ｇｅ−Ｎｉを
蒸着し、低温熱処理して形成する。この時、熱処理は必
要最小限に留め、Ａｕ−Ｇｅと、ｎ゛−ＩｎＰ層１４と
の合金層がｎ”−ＩｎＰ層をつき破らないようにする必
要がある。最後に電極２１−１７問および１７−２２間
のｎ”−１ｎＰ層１４をエツチング除去して素子が完成
する。
、分子線エピタキシーにより、第１の半導体層１１とし
てキャリア密度Ｉ ＸＩＯＩ５ａｍ−３以下、抵抗率１
０５Ω’ｃｍ以上のアンドープｎ型Ｉｎｏ、５２Ａｎｏ
、＜ａＡＳ層を５０００人、第２の半導体層１２として
、キャリア密度Ｉ ＸＩＯ”ｃｍ−３，厚さ１０００人
のアンドープｎ型１ ｎｏ、ｓ３Ｇ ａｏ、＜ｖＡＳ層
、および第３の半導体層１３として、キャリア密度Ｉ
Ｘ１０１５０ｍ−３以下、厚さ３００人のアンドープｎ
型ＩｎＰ層、さらに電子注入のための第４の半導体層１
４として、ドナー密度５ ×１６１８ｃｍ−３．厚さ５
００人のｎ”−１ｎＰ層を連続成長する。オーム性電極
２１．２２は、３μｍの間隔でＡｕ−Ｚｎをｎ”−１ｎ
Ｐ層１４上に蒸着し、熱処理してＩｎＰおよびＩｎＧａ
Ａｓ層と合金化させて、合金層がＩｎＧａＡｓ層１２に
まで達する様に形成する。なお本実施例では、この合金
層が第１図の１５ａと１５ｂおよび１６ａと１６ｂを兼
ねるようにしている。さらに１μｍ長の制御電極１７を
、オーム性電極２１．２２の中間にＡｕ−Ｇｅ−Ｎｉを
蒸着し、低温熱処理して形成する。この時、熱処理は必
要最小限に留め、Ａｕ−Ｇｅと、ｎ゛−ＩｎＰ層１４と
の合金層がｎ”−ＩｎＰ層をつき破らないようにする必
要がある。最後に電極２１−１７問および１７−２２間
のｎ”−１ｎＰ層１４をエツチング除去して素子が完成
する。
本実施例において、制御電極１７に０．６■以上の負電
圧を印加すると電極２１．２２間に電流が流れ、制御電
極１７への負電圧印加を増し、電子の注入量を増すとチ
ャネル電流は指数関数的に増大し、良好なｐｎｐ型と同
様のトランジスタ動作が得られる。
圧を印加すると電極２１．２２間に電流が流れ、制御電
極１７への負電圧印加を増し、電子の注入量を増すとチ
ャネル電流は指数関数的に増大し、良好なｐｎｐ型と同
様のトランジスタ動作が得られる。
実施例２： ′
第２の半導体層１２のＩｒＮ：ｌ＋ａＡｓ層を１００人
と薄くし、第３の半導体層１３としてキャリア密度１×
１０Ｉ５１０ｌ５以下、厚さ３００人のアンドープＩｎ
ｏ、ｓ２Ａβ。、＜ａＡｓ層を、第４の半導体層１４と
してドナー密度５ ｘｌ（１１８ｃｍ−３，厚さ５００
人のｎ” Ｉｎｏ、５ｚＡｌｏ、４８ΔＳ層を用いる
。他は、実施例１と同様である。本実施例では、半導体
層１２を薄くしたため、チャネル正孔および注入電子と
も閉じ込め効果が良く、出力抵抗の増大、電流増幅率の
増加等、特性改善が図れる。
と薄くし、第３の半導体層１３としてキャリア密度１×
１０Ｉ５１０ｌ５以下、厚さ３００人のアンドープＩｎ
ｏ、ｓ２Ａβ。、＜ａＡｓ層を、第４の半導体層１４と
してドナー密度５ ｘｌ（１１８ｃｍ−３，厚さ５００
人のｎ” Ｉｎｏ、５ｚＡｌｏ、４８ΔＳ層を用いる
。他は、実施例１と同様である。本実施例では、半導体
層１２を薄くしたため、チャネル正孔および注入電子と
も閉じ込め効果が良く、出力抵抗の増大、電流増幅率の
増加等、特性改善が図れる。
なお以上２つの実施例では、半導体層として、ＩｎＧａ
Ａｓ、ＩｎＡＮＡｓ、１ｎＰを用いた例について述べた
が、電子親和力ならびに電子親和力とバンドギャップの
和についての条件を満たす限り、他の半導体でも良いこ
とはもちろんである。
Ａｓ、ＩｎＡＮＡｓ、１ｎＰを用いた例について述べた
が、電子親和力ならびに電子親和力とバンドギャップの
和についての条件を満たす限り、他の半導体でも良いこ
とはもちろんである。
また電子注入ソースとしてのｎ゛層１４は成長結晶層を
用いた場合について説明したが、第３の半導体層１３に
イオン注入によって形成しても良いことは明らかである
。
用いた場合について説明したが、第３の半導体層１３に
イオン注入によって形成しても良いことは明らかである
。
以上の様に、本発明によれば、ＦＥＴと同様な簡単な構
造で、高電流動作可能な高性能トランジスタが実現され
、高速、高集積な、量産性に優れたＩＣの実現が可能と
なる。
造で、高電流動作可能な高性能トランジスタが実現され
、高速、高集積な、量産性に優れたＩＣの実現が可能と
なる。
さらに本発明の半導体装置では第２の半導体層１２中に
正孔と電子双方が閉じ込まれるため、発光素子さらには
電気光複合素子としても有望である。
正孔と電子双方が閉じ込まれるため、発光素子さらには
電気光複合素子としても有望である。
第１図は本発明の半導体装置の基本構造の一例を示す図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １０・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１１・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１２・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１３・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１４・・・・・
・・・・・・・・・・・・・・・・第４の半導体層１５
、１６．２１．２２・・・オーム性電極１５ａ、１６ａ
・・・・・・・・・ ｐ゛−領域１５ｂ、１６ｂ ・
・・・・・・・・金属電極１７・・・・・・・・・・・
・・・・・・・・・・制御電極１Ｂ・・・・・・・・・
・・・・・・・・・・・・注入電子１９・・・・・・・
・・・・・・・・・・・・・・チャネル正孔代理人 弁
理士 岩 佐 義 幸 第１図 第２図 第３図 第４図 ＩＱ 半１！’Ｉｔ ・）生ＩｙｑＰ第５図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １０・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１１・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１２・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１３・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１４・・・・・
・・・・・・・・・・・・・・・・第４の半導体層１５
、１６．２１．２２・・・オーム性電極１５ａ、１６ａ
・・・・・・・・・ ｐ゛−領域１５ｂ、１６ｂ ・
・・・・・・・・金属電極１７・・・・・・・・・・・
・・・・・・・・・・制御電極１Ｂ・・・・・・・・・
・・・・・・・・・・・・注入電子１９・・・・・・・
・・・・・・・・・・・・・・チャネル正孔代理人 弁
理士 岩 佐 義 幸 第１図 第２図 第３図 第４図 ＩＱ 半１！’Ｉｔ ・）生ＩｙｑＰ第５図
Claims (3)
- （１）高抵抗の第１の半導体層上に、低不純物密度の第
２の半導体層と、第２の半導体層より電子親和力とバン
ドギャップの和の大きい低不純物密度あるいはｐ型の第
３の半導体層と、電子を注入するための第４の半導体層
とが積載され、第２の半導体層に対して形成された一対
のオーム性電極を備え、第２の半導体層中に形成された
正孔に対して前記オーム性の一対の電極の間の導電度を
第４の半導体層から第２の半導体層に電子を注入するこ
とによって変調することを特徴とする半導体装置。 - （２）第１の半導体層より第２の半導体層の電子親和力
が大きいことを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （３）第１の半導体層より第２の半導体層の電子親和力
とバンドギャップの和が小さいことを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580685A JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580685A JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246563A true JPS6246563A (ja) | 1987-02-28 |
| JPH0658955B2 JPH0658955B2 (ja) | 1994-08-03 |
Family
ID=16177214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580685A Expired - Lifetime JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658955B2 (ja) |
-
1985
- 1985-08-26 JP JP18580685A patent/JPH0658955B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658955B2 (ja) | 1994-08-03 |
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