JPH0658955B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0658955B2 JPH0658955B2 JP18580685A JP18580685A JPH0658955B2 JP H0658955 B2 JPH0658955 B2 JP H0658955B2 JP 18580685 A JP18580685 A JP 18580685A JP 18580685 A JP18580685 A JP 18580685A JP H0658955 B2 JPH0658955 B2 JP H0658955B2
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- layer
- semiconductor
- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作の半導体装置、特に正孔をキャリアと
する半導体装置に関する。
する半導体装置に関する。
近年、高速コンピュータ用素子として、超高速素子の研
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ
（ＨＢＴ）およびそのＩＣ化が研究されている。例え
ば、1981年国際電子デバイス会議（Internat ional E
lectron Devices Meeting）ダイジェスト、629頁から
632頁にあるように、ベースにＧａＡｓを、エミッタに
ＡｌＧａＡｓを用いたｎｐｎ型が良く研究されている。
しかしながら、ＨＢＴでは構造およびプロセスが極めて
複雑であり、高集積化には多くの問題点を残している。
また、特にコレクターベース間容量が大きく、高速性も
限定されている。さらに高集積化には相補型構成のメリ
ットが大であるが、正孔をキャリアとするｐｎｐ型は得
られていないのが現状である。
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ
（ＨＢＴ）およびそのＩＣ化が研究されている。例え
ば、1981年国際電子デバイス会議（Internat ional E
lectron Devices Meeting）ダイジェスト、629頁から
632頁にあるように、ベースにＧａＡｓを、エミッタに
ＡｌＧａＡｓを用いたｎｐｎ型が良く研究されている。
しかしながら、ＨＢＴでは構造およびプロセスが極めて
複雑であり、高集積化には多くの問題点を残している。
また、特にコレクターベース間容量が大きく、高速性も
限定されている。さらに高集積化には相補型構成のメリ
ットが大であるが、正孔をキャリアとするｐｎｐ型は得
られていないのが現状である。
本発明の目的は、電流駆動能力が大きく、かつ高速で，
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
本発明の半導体装置は、高抵抗の第１の半導体層上に、
低不純物密度の第２の半導体層と、第２の半導体層より
電子親和力とバンドギャップの和の大きい低不純物密度
あるいはｐ型の第３の半導体層と、電子を注入するため
の第４の半導体層とが積載され、第２の半導体層に対し
て形成された一対のオーム性電極を備え、第２の半導体
層中に形成された正孔に対して前記オーム性の一対の電
極の間の導電度を第４の半導体層から第２の半導体層に
電子を注入することによって変調することを特徴として
いる。
低不純物密度の第２の半導体層と、第２の半導体層より
電子親和力とバンドギャップの和の大きい低不純物密度
あるいはｐ型の第３の半導体層と、電子を注入するため
の第４の半導体層とが積載され、第２の半導体層に対し
て形成された一対のオーム性電極を備え、第２の半導体
層中に形成された正孔に対して前記オーム性の一対の電
極の間の導電度を第４の半導体層から第２の半導体層に
電子を注入することによって変調することを特徴として
いる。
第１図は本発明による半導体装置の基本構造の一例を示
す模式的構造断面図である。
す模式的構造断面図である。
この半導体装置は、高抵抗基板10、例えば半絶縁性Ｉｎ
Ｐ基板上に、高抵抗の第１の半導体層11、例えばアンド
ープＩｎＡｌＡｓ層と、第１の半導体層より電子親和力
の大きい低不純物密度の第２の半導体層12、例えばアン
ドープＩｎＧａＡｓ層と、第２の半導体層12より電子親
和力とバンドギャップの和の大きい第３の半導体層13、
例えばアンドープＩｎＰ層と、電子注入のための第４の
半導体層14、例えばｎ＋−ＩｎＰ層と、第２の半導体層
12に対して形成されるオーム性の一対の電極15，16、例
えばｐ＋−ＩｎＧａＡｓ領域15a，16aとＡｕ−Ｚｎオー
ム性電極15b，16bから構成される一対の電極と、第４の
半導体層14にオーム性の制御電極17、例えばＡｕ−Ｇｅ
電極とが積載されている。
Ｐ基板上に、高抵抗の第１の半導体層11、例えばアンド
ープＩｎＡｌＡｓ層と、第１の半導体層より電子親和力
の大きい低不純物密度の第２の半導体層12、例えばアン
ドープＩｎＧａＡｓ層と、第２の半導体層12より電子親
和力とバンドギャップの和の大きい第３の半導体層13、
例えばアンドープＩｎＰ層と、電子注入のための第４の
半導体層14、例えばｎ＋−ＩｎＰ層と、第２の半導体層
12に対して形成されるオーム性の一対の電極15，16、例
えばｐ＋−ＩｎＧａＡｓ領域15a，16aとＡｕ−Ｚｎオー
ム性電極15b，16bから構成される一対の電極と、第４の
半導体層14にオーム性の制御電極17、例えばＡｕ−Ｇｅ
電極とが積載されている。
以上のような構造の半導体装置の制御電極17下における
熱平衡状態におけるバンドダイヤグラムを第２図に示
す。ここでＥＣ，ＥＦ，ＥＶはそれぞれ伝導帯下端，フ
ェルミレベル，価電子帯上端のエネルギーレベルを表わ
す。
熱平衡状態におけるバンドダイヤグラムを第２図に示
す。ここでＥＣ，ＥＦ，ＥＶはそれぞれ伝導帯下端，フ
ェルミレベル，価電子帯上端のエネルギーレベルを表わ
す。
今、電極15をアースにして、制御電極17に負の充分大き
い電圧を印加し、電子を注入した場合を考える。第３図
には、この場合の制御電極17下におけるバンドダイヤグ
ラムを示す。図において、注入された電子を●印で示
し、注入の状態を矢印18で示す。この時電荷中性となる
ように正孔がオーム性電極15から注されるが、この正孔
はエネルギー的に低い第２の半導体層12と第３の半導体
層13のヘテロ界面の第２の半導体層側に蓄積される。蓄
積された正孔を〇印19で示す。蓄積される正孔の量は電
子電流を大きくする程増加し、ついにはプラズマ状態と
なり導電性が極めて増大される。
い電圧を印加し、電子を注入した場合を考える。第３図
には、この場合の制御電極17下におけるバンドダイヤグ
ラムを示す。図において、注入された電子を●印で示
し、注入の状態を矢印18で示す。この時電荷中性となる
ように正孔がオーム性電極15から注されるが、この正孔
はエネルギー的に低い第２の半導体層12と第３の半導体
層13のヘテロ界面の第２の半導体層側に蓄積される。蓄
積された正孔を〇印19で示す。蓄積される正孔の量は電
子電流を大きくする程増加し、ついにはプラズマ状態と
なり導電性が極めて増大される。
この状態において、電極16に負の電圧を印加したときの
正孔および電子の流れを第４図に示す。制御電極17から
電極15にかけて電子が注入され、これにより第２の半導
体層12に正孔が大量に誘起され、ヘテロ界面のチャネル
の導電度が高まる。このチャネル正孔19は電極15，16間
の電界で加速され、大電流が流れ得る。すなわちチャネ
ルは価電子帯のエネルギーレベルの異なるヘテロ界面を
チャネルとする電界効果トランジスタ（ＦＥＴ）と同様
な振舞いをする。すなわち、電流の変調モードは電子注
入による導電度変調であり、チャネルはＦＥＴ的であ
る。
正孔および電子の流れを第４図に示す。制御電極17から
電極15にかけて電子が注入され、これにより第２の半導
体層12に正孔が大量に誘起され、ヘテロ界面のチャネル
の導電度が高まる。このチャネル正孔19は電極15，16間
の電界で加速され、大電流が流れ得る。すなわちチャネ
ルは価電子帯のエネルギーレベルの異なるヘテロ界面を
チャネルとする電界効果トランジスタ（ＦＥＴ）と同様
な振舞いをする。すなわち、電流の変調モードは電子注
入による導電度変調であり、チャネルはＦＥＴ的であ
る。
ここで正孔チャネルの電流と、制御電極17から流出する
電流比、すなわち電流増幅率は、正孔が高速である程、
および注入された電子の損失が少ない程大きくなる。本
半導体装置では、第２の半導体層12に注入された電子
は、基板10側の第１の半導体層11によるポテンシャルバ
リアによって、基板側へ流出することが防がれており、
また電極15と17間の電界は小さく、電子電流は小さい。
またチャネルの正孔も第３の半導体層13によるバリアの
ために制御電極17側へ流出することは少ない。また正孔
チャネルは、不純物の少ない高品質なヘテロ接合界面に
形成されるため、正孔は高速となり、チャネル電流も大
きくなる。
電流比、すなわち電流増幅率は、正孔が高速である程、
および注入された電子の損失が少ない程大きくなる。本
半導体装置では、第２の半導体層12に注入された電子
は、基板10側の第１の半導体層11によるポテンシャルバ
リアによって、基板側へ流出することが防がれており、
また電極15と17間の電界は小さく、電子電流は小さい。
またチャネルの正孔も第３の半導体層13によるバリアの
ために制御電極17側へ流出することは少ない。また正孔
チャネルは、不純物の少ない高品質なヘテロ接合界面に
形成されるため、正孔は高速となり、チャネル電流も大
きくなる。
従って本発明の半導体装置では、正孔がキャリアであっ
ても電流増幅率を大きくとることができる。また制御電
極17と電極16間の第３の半導体層13は、ＦＥＴと同様に
空乏化しており、従って小さい帰還容量を有している。
すなわち本半導体装置により、２次元チャネルを有する
ＦＥＴと同様な構造の簡単さ，高速性，小さな寄生抵抗
および寄生容量を有し、バイポーラトランジスタ並の大
電流駆動能力を有する高性能な正孔チャネルの半導体装
置を実現することができる。
ても電流増幅率を大きくとることができる。また制御電
極17と電極16間の第３の半導体層13は、ＦＥＴと同様に
空乏化しており、従って小さい帰還容量を有している。
すなわち本半導体装置により、２次元チャネルを有する
ＦＥＴと同様な構造の簡単さ，高速性，小さな寄生抵抗
および寄生容量を有し、バイポーラトランジスタ並の大
電流駆動能力を有する高性能な正孔チャネルの半導体装
置を実現することができる。
なお第３の半導体層13はｐ型ドープされていても良い
が、この場合は層13は十分薄くてｎ＋−ｐ接合の空乏層
によって完全に空乏化し、熱平衡状態で層13中はもちろ
んチャネルの第２の半導体層12中にも注入電子に対して
無視しうる程キャリア数が少ないことが必要である。
が、この場合は層13は十分薄くてｎ＋−ｐ接合の空乏層
によって完全に空乏化し、熱平衡状態で層13中はもちろ
んチャネルの第２の半導体層12中にも注入電子に対して
無視しうる程キャリア数が少ないことが必要である。
また高抵抗の第１の半導体層11よりチャネルの第２の半
導体層12の電子親和力とバンドギャップの和が小さけれ
ば、チャネルの正孔に対して基板側にバリアができ、電
極17と16の間でのチャネルの結晶の奥の方すなわち基板
側への広がりが防止でき、より高性能化が可能となる。
ここで特にチャネルの第２の半導体層12の厚さが、正孔
のエネルギー準位の量子化が起きる程薄くなれば、電極
15と16の全領域でキャリアの正孔の準位が量子化され、
より高速になると期待できる。
導体層12の電子親和力とバンドギャップの和が小さけれ
ば、チャネルの正孔に対して基板側にバリアができ、電
極17と16の間でのチャネルの結晶の奥の方すなわち基板
側への広がりが防止でき、より高性能化が可能となる。
ここで特にチャネルの第２の半導体層12の厚さが、正孔
のエネルギー準位の量子化が起きる程薄くなれば、電極
15と16の全領域でキャリアの正孔の準位が量子化され、
より高速になると期待できる。
実施例１： 本発明の半導体装置の一実施例の構造を第５図に示す。
基板10として、Ｆｅドープ半絶縁性ＩｎＰ基板を用い、
分子線エピタキシーにより、第１の半導体層11としてキ
ャリア密度１×1015cm-3以下，抵抗率105Ω・cm以上の
アンドープｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層を5000
Å、第２の半導体層12として、キャリア密度１×1015cm
-3，厚さ1000Åのアンドープｎ型Ｉｎ０．５３Ｇａ
０．４７Ａｓ層、および第３の半導体層13として、キャ
リア密度１×1015cm-3以下，厚さ300Åのアンドープｎ
型ＩｎＰ層、さらに電子注入のための第４の半導体層14
として、ドナー密度５×1018cm-3，厚さ500Åのｎ＋−
ＩｎＰ層を連続成長する。オーム性電極21，22は、３μ
ｍの間隔でＡｕ−Ｚｎをｎ＋−ＩｎＰ層14上に蒸着し、
熱処理してＩｎＰおよびＩｎＧａＡｓ層と合金化させ
て、合金層がＩｎＧａＡｓ層12にまで達する様に形成す
る。なお本実施例では、この合金層が第１図の15aと15b
および16aと16bを兼ねるようにしている。さらに１μｍ
長の制御電極17を、オーム性電極21，22の中間にＡｕ−
Ｇｅ−Ｎｉを蒸着し、低温熱処理して形成する。この
時、熱処理は必要最小限に留め、Ａｕ−Ｇｅと、ｎ＋−
ＩｎＰ層14との合金層がｎ＋−ＩｎＰ層をつき破らない
ようにする必要がある。最後に電極21−17間および17−
22間のｎ＋−ＩｎＰ層14をエッチング除去して素子が完
成する。
分子線エピタキシーにより、第１の半導体層11としてキ
ャリア密度１×1015cm-3以下，抵抗率105Ω・cm以上の
アンドープｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層を5000
Å、第２の半導体層12として、キャリア密度１×1015cm
-3，厚さ1000Åのアンドープｎ型Ｉｎ０．５３Ｇａ
０．４７Ａｓ層、および第３の半導体層13として、キャ
リア密度１×1015cm-3以下，厚さ300Åのアンドープｎ
型ＩｎＰ層、さらに電子注入のための第４の半導体層14
として、ドナー密度５×1018cm-3，厚さ500Åのｎ＋−
ＩｎＰ層を連続成長する。オーム性電極21，22は、３μ
ｍの間隔でＡｕ−Ｚｎをｎ＋−ＩｎＰ層14上に蒸着し、
熱処理してＩｎＰおよびＩｎＧａＡｓ層と合金化させ
て、合金層がＩｎＧａＡｓ層12にまで達する様に形成す
る。なお本実施例では、この合金層が第１図の15aと15b
および16aと16bを兼ねるようにしている。さらに１μｍ
長の制御電極17を、オーム性電極21，22の中間にＡｕ−
Ｇｅ−Ｎｉを蒸着し、低温熱処理して形成する。この
時、熱処理は必要最小限に留め、Ａｕ−Ｇｅと、ｎ＋−
ＩｎＰ層14との合金層がｎ＋−ＩｎＰ層をつき破らない
ようにする必要がある。最後に電極21−17間および17−
22間のｎ＋−ＩｎＰ層14をエッチング除去して素子が完
成する。
本実施例において、制御電極17に0.6Ｖ以上の負電圧を
印加すると電極21，22間に電流が流れ、制御電極17への
負電圧印加を増し、電子の注入量を増すとチャネル電流
は指数関数的に増大し、良好なｐｎｐ型と同様のトラン
ジスタ動作が得られる。
印加すると電極21，22間に電流が流れ、制御電極17への
負電圧印加を増し、電子の注入量を増すとチャネル電流
は指数関数的に増大し、良好なｐｎｐ型と同様のトラン
ジスタ動作が得られる。
実施例２： 第２の半導体層12のＩｎＧａＡｓ層を100Åと薄くし、
第３の半導体層13としてキャリア密度１×1015cm-3以
下，厚さ300ÅのアンドープＩｎ０．５２Ａｌ０．４８
Ａｓ層を、第４の半導体層14としてドナー密度５×1018
cm-3，厚さ500Åのｎ＋−Ｉｎ０．５２Ａｌ０．４８Ａ
ｓ層を用いる。他は、実施例１と同様である。本実施例
では、半導体層12を薄くしたため、チャネル正孔および
注入電子とも閉じ込め効果が良く、出力抵抗の増大，電
流増幅率の増加等、特性改善が図れる。
第３の半導体層13としてキャリア密度１×1015cm-3以
下，厚さ300ÅのアンドープＩｎ０．５２Ａｌ０．４８
Ａｓ層を、第４の半導体層14としてドナー密度５×1018
cm-3，厚さ500Åのｎ＋−Ｉｎ０．５２Ａｌ０．４８Ａ
ｓ層を用いる。他は、実施例１と同様である。本実施例
では、半導体層12を薄くしたため、チャネル正孔および
注入電子とも閉じ込め効果が良く、出力抵抗の増大，電
流増幅率の増加等、特性改善が図れる。
なお以上２つの実施例では、半導体層として、ＩｎＧａ
Ａｓ，ＩｎＡｌＡｓ，ＩｎＰを用いた例について述べた
が、電子親和力ならびに電子親和力とバンドギャップの
和についての条件を満たす限り、他の半導体でも良いこ
とはもちろんである。また電子注入ソースとしてのｎ＋
層14は成長結晶層を用いた場合について説明したが、第
３の半導体層13にイオン注入によって形成しても良いこ
とは明らかである。
Ａｓ，ＩｎＡｌＡｓ，ＩｎＰを用いた例について述べた
が、電子親和力ならびに電子親和力とバンドギャップの
和についての条件を満たす限り、他の半導体でも良いこ
とはもちろんである。また電子注入ソースとしてのｎ＋
層14は成長結晶層を用いた場合について説明したが、第
３の半導体層13にイオン注入によって形成しても良いこ
とは明らかである。
以上の様に、本発明によれば、ＦＥＴと同様な簡単な構
造で、高電流動作可能な高性能トランジスタが実現さ
れ、高速、高集積な、量産性に優れたＩＣの実現が可能
となる。
造で、高電流動作可能な高性能トランジスタが実現さ
れ、高速、高集積な、量産性に優れたＩＣの実現が可能
となる。
さらに本発明の半導体装置では第２の半導体層12中に正
孔と電子双方が閉じ込まれるため、発光素子さらには電
気光複合素子としても有望である。
孔と電子双方が閉じ込まれるため、発光素子さらには電
気光複合素子としても有望である。
第１図は本発明の半導体装置の基本構造の一例を示す
図、 第２図および第３図は本発明の原理を説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、 第５図は本発明の一実施例を示す図である。 10……高抵抗基板 11……第１の半導体層 12……第２の半導体層 13……第３の半導体層 14……第４の半導体層 15，16，21，22……オーム性電極 15a，16a……ｐ＋−領域 15b，16b……金属電極 17……制御電極 18……注入電子 19……チャネル正孔
図、 第２図および第３図は本発明の原理を説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、 第５図は本発明の一実施例を示す図である。 10……高抵抗基板 11……第１の半導体層 12……第２の半導体層 13……第３の半導体層 14……第４の半導体層 15，16，21，22……オーム性電極 15a，16a……ｐ＋−領域 15b，16b……金属電極 17……制御電極 18……注入電子 19……チャネル正孔
Claims (3)
- 【請求項１】高抵抗の第１の半導体層上に、低不純物密
度の第２の半導体層と、第２の半導体層より電子親和力
とバンドギャップの和の大きい低不純物密度あるいはｐ
型の第３の半導体層と、電子を注入するための第４の半
導体層とが積載され、第２の半導体層に対して形成され
た一対のオーム性電極を備え、第２の半導体層中に形成
された正孔に対して前記オーム性の一対の電極の間の導
電度を第４の半導体層から第２の半導体層に電子を注入
することによって変調することを特徴とする半導体装
置。 - 【請求項２】第１の半導体層より第２の半導体層の電子
親和力が大きいことを特徴とする特許請求の範囲第１項
記載の半導体装置。 - 【請求項３】第１の半導体層より第２の半導体層の電子
親和力とバンドギャップの和が小さいことを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580685A JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580685A JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246563A JPS6246563A (ja) | 1987-02-28 |
| JPH0658955B2 true JPH0658955B2 (ja) | 1994-08-03 |
Family
ID=16177214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580685A Expired - Lifetime JPH0658955B2 (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658955B2 (ja) |
-
1985
- 1985-08-26 JP JP18580685A patent/JPH0658955B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246563A (ja) | 1987-02-28 |
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