TW307913B - Protection circuit of CMOS integrated circuit - Google Patents

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Description

A 7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（1 ) 本發明是有關於互補式金氧夺(CM0S)電晶鱧 電路之 保護電路，特別是有關於一種適合具備有多電源供應之 CMOS電晶體電路，用以防止電源非同時替動所導致鎖住 (latch up)效應之保護電路。 商業上利用之CMOS積谶電路，常爲了支援多種用途 而具備有多電源供應的型態。如第1圖所示即一傳統CM〇s 電晶體在一半導體基底10中之剖面示意翮。CMOS電晶 雅含一 PMOS電晶體和一 NM0S電晶雜。PMOS電晶雜是 由η型基底10中之p型濃摻雜擴散區12及其上方之閘極 14共同組成。NMOS電晶體則是做在ρ型丼區20上，由η 型濃摻雜擴散區22及閘極24所構成。η型基底1〇受一第 電源偏壓，而經擴散區丨6將f壓Vcc傳至基底丨〇。ρ型 丼區20則經擴散區26接受電壓Vss。 若前述CMOS電晶體受較低電壓電源驅動，例如， PMOS源極以一第二電源偏壓，而第二電源之電壓Vm)低 於電壓Vcc，則此CMOS電路便具備多電源供應之特性。 許多電源供應系統中，並不能保證各電源電壓均可同步供 應至CMOS電路。尤其一般供應5伏特之電源，在啓動後， 從0伏特升至5伏特所需時間間隔便要5毫秒至1〇〇毫秒。 就第2圖所示之情況，當較低的電壓VDD先供至CMOS電 路，而在隨後較高的電壓Vcc才到達其預定値，其間產生 的時間差T内，即可能致使CMOS内部發生鎖住效應。此 係因基底10在第一電源提供電歷VDD至P型擴散區〗2， 而η型擴散區]6仍維持在較VDD更低的電蘑狀態下，電路 (請先Μ讀背面之注意事項fl-填寫本頁)
U .裝·
-1T 本紙張尺度逋用中谲鬮家樣準（CNS ) A4规格（210X 297公釐） 307S13 hi B7 經濟部中央橾準局貝工消费合作社印製 五、發明説明（2 ) 本身會沿第1爾所示虡線部份形成一礪向偏屨路裡，等致 大量電流從第二電源，經擴散驅}2、基底10和擴散區丨6 , 而進入第一電源。於是鎖住效應便發生。 以往，爲降低CMOS電路内部的順向電流，多以設置 方式，將電流吸收。但前迷因多電源供應 發生的順向偏壓现象，並不單發生在積體電路的輪出/入埠 附近’任何接受此二不同電源電壓的部份，皆可能產生因 順向偏廣造成的領住效應。因此，護環設許並不適用，並 且，其所需佔用的大面積更是製造積髗電路之大忌。 另一方面，雖有如4騙專#第4,87】.927虢釦4 A7Q ，積,Jf _赏旅為部之華住效 應，但其所設計克服之鎖住效應發生原因與機制，並不與 本發明所欲改善者相同，則此等先前技術實無法用來陳絕 前述因多電源供應非同步產生之順向偏蜃，據以防止 CMOS電路發生鎖住效應。 爲防止前述鎖住效應對CMOS積體電路内部造成傷 害，本發明即提出一保護電路，設置於第一電源與CM〇s 電路之間，當第一電源尚未啓動但第二電源已然啓動之 除，保護電路將提供一高阻抗，防止電流從⑽⑽電路流 向第-電源，藉此阻絕順向偏赛迴路，而抑制鎖住效應的 發生。 本發明之保護電路包含一分壓電路、—電位比較電路 和-開關裳置。分屢電路是用以將第—電源之檢出電愿降 低一固定量値，而得以電位比較電路逕行第一電源和第二 (請先閱讀背面之注意事項再填寫本頁) • n^— 1-1 · *U -d d 1M' kv
Α7 Β7 3ύ7913 五、發明説明（3 ) 電源之電壓値比較。由電位比較電路產生之電壓値比較結 果則用來控制開關裝墨。因闢關裝置設置在第一電源和 CMOS積體電路之間，一旦第一電源延遲供應電壓至 CMOS電路’使第二電源供應之電壓較高，關關裝置即受 控而關閉，並產生一高阻抗，防止電流從CMOS電路流出， 故得防止鎖住效應發生。 爲讓本發明之上述目的、特微、和優點能更明顯易懂 ，下文特舉較佳貧施例，並配合所附圖式，作詳細説明如 下： 圖式之簡單説明： # 1鬮爲剖面示意®，繪示一習知CMOS積撤電路； \y 第2圖繪示二電源供應電壓之時間闢係圖； + 3翮爲依照本發明之保護電路與CMOS積被電路之 關係圖； &第4圖依照本發明一較佳貧施例電路鼸； 第5圖爲第4國電珞之一貧例；以及 >^第6圖爲第4騙電路之另一實例。 實施例
請參照第3國所示依照本發明精神設置之一保護電路 50與CMOS積體電珞示意CMOS積髗耄路係形成於一 半導體基底30上，含有一 n型基底中之PMOS電晶髗和一 P型丼區40中之NMOS電晶體。PMOS電晶體的源極擴散 區32受一第二電源偏壓至Vdd。n型基底3〇則藉擴散區 36 ’經保護電路50，受一第一電源偏廛至vcc。電壓VDD (請先閱讀背而之注悫事項再填5·:本Κ 裝_ 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家棣準（CNS > A4规格（ 210X297公着）
之値可爲3.3伏特，而Vcc爲5伏特，故此CMOS電路是 多電源供應的積撤電路。 經濟部中央標準局員工消費合作社印聚 保護電路50同時速接第一電源與第二電源。此二電源 供應之電壓値會在保護電路5〇中進行比較，若第一電源延 遲供應，即第一電源電壓値低於3.3伏特，保護電路50會 以一高阻抗阻絕在第一電源和CM〇S電路之擴散區％之 間，防止順偏電流迴路形成。 如前述保護電路50之一實際電路形態繪示如第4翮， 包括一分壓電路、一電位比較電路53和一開關裝置55。 分壓電路可由一固定黨蜃降單元51和一負载r共同組 成。固定電屢降單元51將第一電源送出之電磨値滅低一固 定量，此量係參考第一電源之正常電位値Vcc及第二電源 之正常電位値VDD二者之差而定，使減去圓定量後之電位 適合送至電位比較電路53進行比對。因此，固定電签降單 元51之設計當可在CM〇S積體電路實際運用之考量下， 事先規畫。例如可採以複數個電晶髖串躑形成，或由二極 體電路提供，其組成方式將於下文中進一步説明。 電位比較電路53藉第二電源驅動，而以分壓電路之輸 出電位輸入逕行判斷第一和第二電源電位高低。如依第4 圖所示之電路53，是由二NMOS電晶髏所組成。一第一 NM0S電晶體XM1之汲極和蘭極皆途接第二電躁，再以一 第二NMOS電晶髖XM2之滠極迷接第一 NMOS電晶體 XM1之源極。第二NM..0S電晶.雜XM2之閘:=.極.接受分签電 路的控制’而其源極則接地。於是，當第二電源正常供應 6 (請先閱讀背面之注意事項再填寫本頁) • 4 -裝- -訂 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公兼:}— 3G7SI3 A7 經濟部中央標準局員工消費合作社印製 __B7 五、發明説明（5 ) 電壓VDD時，電位比較電路53便形成一以VDD爲驅動電壓 之反相器，將藉由分壓電路調整過的第一電源供電情況输 入，反應成一控制訊號，供至闢關裝置55做進一步控制。 依本發明一較佳實施例之開關裝置55吁採用一 PMOS 電晶體，如第4圖所示。PMOS電晶體的源極連接第一電 源，閘極速接電位比較電路53，而汲極端就連接到CMOS 積體電路，提供一電壓値Vcc。當第一電源供應的電壓値 過低，經分壓電路修正送至電位比較電路53的電壓值就無 法啓動第二NMOS電晶體XM2，使電位比較電路53之輸 出是在高準位狀態。於是，開酺裝置53就無法啓動，造成 第一電源和CMOS積體電路之通路被阻絕，即PMOS電晶 體本身乃一相當高的阻抗，可防止CMOS電路之順向偏壓 電流迴路形成。反之，當第一電源正常供應電壓Vcc，經 由分壓電路處理後的電壓値足令電位比較電路53產生低 準位電壓輸出，使PMOS電晶體導通。於是，第一電源電 位Vcc即可供至CMOS積體電路，即此時電壓Vcc之値大 致同等於Vcc。 爲使前述説明更符合實際運用情形，底下乃以Vcc爲 5伏特及VDD爲3.3伏特之情形進一步以實例説明。請參照 第5圖所示，依照本發明一較隹實施例電路。在此電路中， 各電晶體的臨界電位（threshold voltage)約爲0.7伏特。於 是，固定電壓降單元51A乃以3個NM0S電晶體串聯組成。 各電晶體均以閘極同汲極相速接。另爲防止大量電流產 生，負栽R宜採用大於500K歐姆的電阻裝置構成。 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -等 訂 4 經濟部中央標準局員工消費合作社印製 A7 ______ B7 _ 五、發明説明（6 ) 當第一電源電壓値低於2.8伏特時，即黏A2電壓値 V(A)S2.8伏時，點b之電蘑値v(B)S2.1伏特，點C之電壓 値V(C)S1.4伏特，而點〇電賡値V(D)S0.7伏特。因爲點 D的電壓値低於啓動電晶體χΜ2的臨界電位，電晶體XM2 無法導通，是以點E之電壓値約爲第二電源之電壓値vDD 扣掉電晶體的臨界電位値，即V(E)sVDD-Vr，此値约爲2.6 伏特。於是PMOS電晶體55是在關閉狀態，藉其高阻値阻 絕CMOS電路之電流流出。 當第一電源電壓値高於2.8伏特時，即V(A)>2.8伏 特，V(B)>2.1 伏特，V(C)>1.4 伏特，而 V(D)>0.7 伏特。 因爲D點的電壓值高於電晶鑪XM2之臨界電位，電晶體 XM2會導通，而降低E點的電壓値，使V(E)sO。於是， PMOS電晶體導通，將第一電源之電壓值供至CMOS電路 之基底中。因爲第一電源電蜃已經相當接近VDD之値，供 至CMOS基底並不會造成極大的順向偏壓，則鎖住效應即 得防制。 前述固定電壓降單元51除可採用如第5羼所示之串聯 NMOS電晶體形式51A，亦得藉串聯二極镟組成，如同第 6圖電路之51B所示。固定電壓降單元51之設計當考量第 二電源之電壓VDD値，利用固定電壓降把第一電源供應値 降至可爲電位比較電路53採用之程度。因此，除前述串聯 電晶體或二極體外，並不排除其他可逮到相同效果之設 計，其皆在本發明設計精神内。 雖然本發明已以較佳實施倒揭露如上，然其並#用以 本紙張尺度適用中國鬮家檩準（CNS ) A4规格（210X297公釐） *" | Ϊ裝-- (請先閱讀背面之注意事項再填寫本頁} 丁 _ 、-° A7 B7 五、發明説明（7 )限定本發明，任何熟習此項技藝者，在不赚離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範園當視後附之申請專利範顯所界定者爲準。 . * { * f 》 m Hat nfn —^ϋ— f^m hit mnvB am m· n· -·、 ml nn uf nm m^i i·^ 0¾. Ί 头 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家橾準（CNS ) A4規格（210 X 297公釐）

Claims (1)

  1. 8 S-8-8 ABCD SQ791S 六、申請專利範園 1. 一種互補式金氧半（CMOS)積lit路之保護電路，用 以防止該CMOS積體電路受雜同步之一第一電源和一第二 電源驅動而導致之鎖住(latch_wp)效應；該保護電路包括： 一分壓電路，將該第一電源供應之電蜃降低一固定電 壓量値； 一電位比較電路，連接該分壓電路和該第二電源；以 及 一開關裝置，連接該第一電源而受該重位比較電路控 制，以在該第一電源電壓低於該第二電源電壓時，阻絕該 第一電源速接該CMOS積體電路。 2. 如申請專利範函第】項所述之保讓電路，其中，該 分壓裝置包括： 一固定電壓降單元，速接該第一電源；以及 一負載，連接該固定電壓降單元和地端之間。 3. 如申請專利範圍第1項所述之保護電路，其中，該 電位比較電路包括： 一第一 NMOS電晶體，以汲極和閘振逮接該第二電 源；以及 一第二NMOS電晶雔，以汲極連接該笫一 NMOS電晶 體之源極，並控制該關關裝置:.，以閘極連接該分壓觉路， 以源極接地。 4. 如申請專利範圍第1項所述之保護電路，其中，該 開關裝置是一 PMOS電晶體，以源極迷接該第一電源，以 閘極受該電位比較電路控制，而以渡極逮接齩CMOS積體 本紙張尺度適用中豳國家櫟準(CNS)A4规格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· *π. 經濟部中央標準局貝工消费合作社印製 AS 六、申請專利範圍 電路。 5. 如申請專利範属第2項所述之保護電路，其中，該 固定電壓降單元含有複數個串接之NMOS電晶體，且每一 電晶體之閘極均與其汲極相接。 6. 如申請專利範圍第2項所述之保護電路，其中，該 固定電壓降單元含有複數個串接之二極體。 • * * V ------1--f..裝-- (請先閱讀背面之注意事項再填寫本頁) -'° 上 經濟部中央標準局負工消費合作社印袋 本紙張尺度逍用中國國家標率（CNS ) A4规格（210X297公釐)
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