JPH02105451A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02105451A JPH02105451A JP25870688A JP25870688A JPH02105451A JP H02105451 A JPH02105451 A JP H02105451A JP 25870688 A JP25870688 A JP 25870688A JP 25870688 A JP25870688 A JP 25870688A JP H02105451 A JPH02105451 A JP H02105451A
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- Japan
- Prior art keywords
- circuit
- trimming code
- trimming
- semiconductor integrated
- integrated circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000009966 trimming Methods 0.000 claims abstract description 41
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特にトリミング用
のコード設定回路に関する。
のコード設定回路に関する。
半導体集積回路装置において、特にアナログ回路等の基
準電圧値の設定や及び回路電流値の設定等は、そのカタ
ログ規格が非常にきびしいために、電圧値及び電流値を
カタログ規格内に追い込むためのトリミング回路を必要
としている。
準電圧値の設定や及び回路電流値の設定等は、そのカタ
ログ規格が非常にきびしいために、電圧値及び電流値を
カタログ規格内に追い込むためのトリミング回路を必要
としている。
従来のトリミングコードの設定には、たとえば第３図の
ごとき回路が、使用されている。第３図において、Ｐチ
ャネルＭＯ３）、Ｆンジスタ３１は、ドレインがＶＣＣ
定電圧源端子４２に、ソースが定電流源３８に各々接続
され、ゲートとソースとが接続され、ＰチャネルＭＯＳ
トランジスタ３２．３３゜３４は、ドレインがｖｃｃ定
電圧源端子４２に、ソースが節点４３，４４．４５に各
々接続され、これら節点４３．４４．４５は、ポリシリ
コンからなる薄膜抵抗３９，４０．４１に各々接続され
、さらにインバータ３５，３６．３７に各々接続されて
いる。
ごとき回路が、使用されている。第３図において、Ｐチ
ャネルＭＯ３）、Ｆンジスタ３１は、ドレインがＶＣＣ
定電圧源端子４２に、ソースが定電流源３８に各々接続
され、ゲートとソースとが接続され、ＰチャネルＭＯＳ
トランジスタ３２．３３゜３４は、ドレインがｖｃｃ定
電圧源端子４２に、ソースが節点４３，４４．４５に各
々接続され、これら節点４３．４４．４５は、ポリシリ
コンからなる薄膜抵抗３９，４０．４１に各々接続され
、さらにインバータ３５，３６．３７に各々接続されて
いる。
ここで、最高電位ＶＣｃ ＝ ＋ｓ ｖ、 最低電位
Ｖｓｇ ＝−５Ｖの間で、トリミングコード設定用の回
路が、３個構成されている場合である。この回路の動作
を、ＰチャンネルＭＯ８型トランジスタ３３と、薄膜抵
抗４０からなる１個を取り上げて説明する。
Ｖｓｇ ＝−５Ｖの間で、トリミングコード設定用の回
路が、３個構成されている場合である。この回路の動作
を、ＰチャンネルＭＯ８型トランジスタ３３と、薄膜抵
抗４０からなる１個を取り上げて説明する。
まず、トランジスタ３３は、トランジスタ３１とミラー
接続されており、定電流を流そうとする。
接続されており、定電流を流そうとする。
ここで、抵抗４０が切断されていない時点においては、
トランジスタ３３のＯＮ抵抗に比べて抵抗４０の抵抗値
が小さいために、節点４４の電位は、インバータ３６の
論理しきい値電圧以下に下がる。
トランジスタ３３のＯＮ抵抗に比べて抵抗４０の抵抗値
が小さいために、節点４４の電位は、インバータ３６の
論理しきい値電圧以下に下がる。
従ってインバータ３６は、高（Ｈｉｇｈ） レベルを
出力する。もし、抵抗４０が切断された場合は、トラン
ジスタ３３によりて節点４４の電位はインバータ３６の
論理しきい値電圧以上に上がる。従って、インバータ３
６の出力は低（Ｌ ｏｗ ）レベルとなる。つまり、抵
抗３９，４０．４１切断するか否かによって、トリミン
グコードの設定が可能なわけである。
出力する。もし、抵抗４０が切断された場合は、トラン
ジスタ３３によりて節点４４の電位はインバータ３６の
論理しきい値電圧以上に上がる。従って、インバータ３
６の出力は低（Ｌ ｏｗ ）レベルとなる。つまり、抵
抗３９，４０．４１切断するか否かによって、トリミン
グコードの設定が可能なわけである。
たとえば、第４図のごとく、抵抗４０が切断され、抵抗
３９．４１ が切断されない場合、インバータ３６は
Ｌｏｗレベルを出力し、インバータ３５、インバータ３
７はＨｉｇｈレベルを出力し、トリミングコードの設定
がなされるわけである。
３９．４１ が切断されない場合、インバータ３６は
Ｌｏｗレベルを出力し、インバータ３５、インバータ３
７はＨｉｇｈレベルを出力し、トリミングコードの設定
がなされるわけである。
尚、ポリシリ等の薄膜抵抗の切断は、レーザーで行なっ
ても電気的に溶断してもかまわない。
ても電気的に溶断してもかまわない。
このように、従来では、ポリシリコン等の薄膜抵抗とト
ランジスタとで形成したレシオ回路１個で、トリミング
コード１個を設定する構成であった。
ランジスタとで形成したレシオ回路１個で、トリミング
コード１個を設定する構成であった。
前述した従来のトリミング回路のトリミングコードは、
−度トリミングしてしまうと、これを用いている半導体
集積回路装置が動作している間永久に変化してはいけな
い性質のものであり、高信頼性が要求される。しかし、
薄膜抵抗の切断状態が不完全で、半導体集積回路装置が
動作中に、トリミングコードが変化してしまい、不良と
なってしまう事故があった。このため、このトリミング
コード設定用回路を内蔵した半導体集積回路装置の信頼
性を著しく低下させていた。
−度トリミングしてしまうと、これを用いている半導体
集積回路装置が動作している間永久に変化してはいけな
い性質のものであり、高信頼性が要求される。しかし、
薄膜抵抗の切断状態が不完全で、半導体集積回路装置が
動作中に、トリミングコードが変化してしまい、不良と
なってしまう事故があった。このため、このトリミング
コード設定用回路を内蔵した半導体集積回路装置の信頼
性を著しく低下させていた。
本発明の目的は、前記欠点が解決され、トリミングコー
ドの信頼性を向上させた半導体集積回路装置を提供する
ことにある。
ドの信頼性を向上させた半導体集積回路装置を提供する
ことにある。
本発明の構成は、薄膜抵抗とトランジスタとの直列体を
有する一組のレシオ回路を複数組形成し、前記いずれか
の組の薄膜抵抗を切断するか否かで所望のトリミングコ
ードの設定を行なうトリミング用回路を備えた半導体集
積回路装置において、前記一組のレシオ回路はいずれも
、前記直列体を複数備え、これら直列体の論理和もしく
は論理和の反転を取る回路を介した後に、前記トリミン
グコードが得られることを特徴とする。
有する一組のレシオ回路を複数組形成し、前記いずれか
の組の薄膜抵抗を切断するか否かで所望のトリミングコ
ードの設定を行なうトリミング用回路を備えた半導体集
積回路装置において、前記一組のレシオ回路はいずれも
、前記直列体を複数備え、これら直列体の論理和もしく
は論理和の反転を取る回路を介した後に、前記トリミン
グコードが得られることを特徴とする。
次に本発明を図面を参照しながら説明する。
第１図は本発明の一実施例の半導体集積回路装置のトリ
ミング回路の回路図である。
ミング回路の回路図である。
第１図において、本実施例の半導体集積回路装置が、第
３図の従来の回路と異なる主な部分は、三組からなるレ
シオ回路のうちの各組例えば第１組のレシオ回路がトラ
ンジスタ２と薄膜抵抗１１との直列体とトランジスタ３
と薄膜抵抗１２との直列体とを有し、これら直列体の共
通接続点１７゜１８を入力とし、出力漏子２４を出力と
するＮＯＲゲート８を有する点である。他の組も同様な
構成となりている。
３図の従来の回路と異なる主な部分は、三組からなるレ
シオ回路のうちの各組例えば第１組のレシオ回路がトラ
ンジスタ２と薄膜抵抗１１との直列体とトランジスタ３
と薄膜抵抗１２との直列体とを有し、これら直列体の共
通接続点１７゜１８を入力とし、出力漏子２４を出力と
するＮＯＲゲート８を有する点である。他の組も同様な
構成となりている。
トリミングコード設定用回路は、ポリシリコン等の薄膜
抵抗１１，１２，１３，１４，１５．１６と、Ｐチャネ
ルＭＯ８型トランジスタ３．４．５．６゜７とで形成さ
れた３組のレシオ回路のうち、各組２個のトランジスタ
のソース出力の論理和の反転（ＮＯＲ） をＮ ＯＲ
ゲート８．９． １０ で各々取ることにより、１個
のトリミングコードを設定する回路になっている。この
動作説明は、一組のレシオ回路、即ちトランジスタ４，
５．薄膜抵抗１３．１４．ＮＯＲゲート９で構成された
１個のトリミング回路に関して行なう。まず、抵抗１３
゜１４が切断されていない場合は、トランジスタ４のＯ
Ｎ抵抗〉抵抗１３の抵抗、及びトランジスタ５のＯＮ抵
抗〉抵抗１４の抵抗に設定されているため、節点１９．
２０ の電位は、いずれもＮＯＲゲートの論理しきい
値以下となり、ＮＯＲゲート９は、出力端子２５に高（
Ｈｉｇｈ）レベルを出力す・る。
抵抗１１，１２，１３，１４，１５．１６と、Ｐチャネ
ルＭＯ８型トランジスタ３．４．５．６゜７とで形成さ
れた３組のレシオ回路のうち、各組２個のトランジスタ
のソース出力の論理和の反転（ＮＯＲ） をＮ ＯＲ
ゲート８．９． １０ で各々取ることにより、１個
のトリミングコードを設定する回路になっている。この
動作説明は、一組のレシオ回路、即ちトランジスタ４，
５．薄膜抵抗１３．１４．ＮＯＲゲート９で構成された
１個のトリミング回路に関して行なう。まず、抵抗１３
゜１４が切断されていない場合は、トランジスタ４のＯ
Ｎ抵抗〉抵抗１３の抵抗、及びトランジスタ５のＯＮ抵
抗〉抵抗１４の抵抗に設定されているため、節点１９．
２０ の電位は、いずれもＮＯＲゲートの論理しきい
値以下となり、ＮＯＲゲート９は、出力端子２５に高（
Ｈｉｇｈ）レベルを出力す・る。
次に、第２図のごとく、抵抗１３．１４ が切断され
た場合を考える。この場合、抵抗１３．１４が切断され
たため、トランジスタ４．５によって節点１９．２０
は、いずれもＮＯＲゲート９の論理しきい値以上の電位
となり、ＮＯＲゲートは低（Ｌ ｏｗ ）を出力し、ト
リミングコードの設定が可能である。本来、このように
−度設定されたトリミングコードは、前記のごとくこの
回路を内蔵した半導体集積回路装置が、動作中不変でな
くてはならない。
た場合を考える。この場合、抵抗１３．１４が切断され
たため、トランジスタ４．５によって節点１９．２０
は、いずれもＮＯＲゲート９の論理しきい値以上の電位
となり、ＮＯＲゲートは低（Ｌ ｏｗ ）を出力し、ト
リミングコードの設定が可能である。本来、このように
−度設定されたトリミングコードは、前記のごとくこの
回路を内蔵した半導体集積回路装置が、動作中不変でな
くてはならない。
しかし、もし抵抗１４の切断状態が不完全で、リーク電
流が流れ、半導体集積回路装置が動作中に、節点２ｏの
電位が、ＮＯＲゲート９の論理しきい値より下がってし
まったとする。この場合、従来例のごとく、この抵抗と
トランジスタだけで１個のトリミングコードを決定して
いれば、この時点でこの回路を内蔵した半導体集積回路
装置は、不良となってしまう。しかし、本実施例では、
抵抗１４とトランジスタ５とのレシオ回路の出力と、抵
抗１３とトランジスタ４とのレシオ回路の出力のＮＯＲ
ゲート９を通って、１個のトリミングコードを設定して
いるために、抵抗１３の切断状態だけが良好であれば、
依然として正常に動作する。
流が流れ、半導体集積回路装置が動作中に、節点２ｏの
電位が、ＮＯＲゲート９の論理しきい値より下がってし
まったとする。この場合、従来例のごとく、この抵抗と
トランジスタだけで１個のトリミングコードを決定して
いれば、この時点でこの回路を内蔵した半導体集積回路
装置は、不良となってしまう。しかし、本実施例では、
抵抗１４とトランジスタ５とのレシオ回路の出力と、抵
抗１３とトランジスタ４とのレシオ回路の出力のＮＯＲ
ゲート９を通って、１個のトリミングコードを設定して
いるために、抵抗１３の切断状態だけが良好であれば、
依然として正常に動作する。
従来のトリミングコード設定用回路を内蔵した半導体集
積回路装置の薄膜抵抗の切断状態が不完全となってしま
う確率が１／Ａであるとすると、これに対し、本発明の
実施例のトリミングコード設定用回路を内蔵すれば不良
となる確率は、１７Ａ２となり、不良率は著るしく低下
する。
積回路装置の薄膜抵抗の切断状態が不完全となってしま
う確率が１／Ａであるとすると、これに対し、本発明の
実施例のトリミングコード設定用回路を内蔵すれば不良
となる確率は、１７Ａ２となり、不良率は著るしく低下
する。
本発明の実施例は、２個のトランジスタと２個の薄膜抵
抗とで形成された１組のレシオ回路を用いた場合である
が、もしこの１組のレシオ回路を３個のトランジスタ及
び抵抗で構成すれば、不良となる確率は、 １／Ａ”
とさらに低下する。即ち、１個のトリミングコードを
ｎ個のトランジスタ及び抵抗のレシオ回路の出力の論理
和又は論理和の反転で決定するようにすれば、前記の不
良となる確率は、ｌ／Ａ” となるわけである。
抗とで形成された１組のレシオ回路を用いた場合である
が、もしこの１組のレシオ回路を３個のトランジスタ及
び抵抗で構成すれば、不良となる確率は、 １／Ａ”
とさらに低下する。即ち、１個のトリミングコードを
ｎ個のトランジスタ及び抵抗のレシオ回路の出力の論理
和又は論理和の反転で決定するようにすれば、前記の不
良となる確率は、ｌ／Ａ” となるわけである。
このように、トリミングコード設定用回路に対して本発
明は、前記レシオ回路を複数個のトランジスタ、複数個
の抵抗で構成し、その出力の論理和もしくは論理和の反
転を取ることにより、１個のトリミングコードを設定す
るということができる。
明は、前記レシオ回路を複数個のトランジスタ、複数個
の抵抗で構成し、その出力の論理和もしくは論理和の反
転を取ることにより、１個のトリミングコードを設定す
るということができる。
以上説明したように、本発明は、１個のトリミングコー
ドを決定するのにトランジスタと薄膜抵抗との直列体を
複数用意し、その出力の論理和もしくは論理和の反転を
用いることにより、このトリミングコード設定用回路を
内蔵した半導体集積回路装置の信頼性を著るしく向上さ
せるという効果がある。
ドを決定するのにトランジスタと薄膜抵抗との直列体を
複数用意し、その出力の論理和もしくは論理和の反転を
用いることにより、このトリミングコード設定用回路を
内蔵した半導体集積回路装置の信頼性を著るしく向上さ
せるという効果がある。
回路図、第３図は従来のトリミング用回路部分を示す回
路図、第４図は第３図のトリミング後の状態を示す回路
図である。
路図、第４図は第３図のトリミング後の状態を示す回路
図である。
１、２．３．４．５．６．７．３１．３２．３３．３４
・・・・・・ＰチャンネルＭＯ８型トランジスタ、１１
゜１２．１３，１４，１５，１６，３９，４０．４１・
・・・・・ポリシリコン等の薄膜抵抗、 ８．９．１０
・・・・・・ＮＯＲゲート、１７． １８． １９．
２０． ２１． ２２． ４３゜４４．４５ ・・・
・・・節点、２４，２５．２６・・・・・・出力端子、
３５，３６．３７・・・・・・インバータ、３８・・・
・・・定電流源、４２・・・・・・ＶＣＣ定電圧源。
・・・・・・ＰチャンネルＭＯ８型トランジスタ、１１
゜１２．１３，１４，１５，１６，３９，４０．４１・
・・・・・ポリシリコン等の薄膜抵抗、 ８．９．１０
・・・・・・ＮＯＲゲート、１７． １８． １９．
２０． ２１． ２２． ４３゜４４．４５ ・・・
・・・節点、２４，２５．２６・・・・・・出力端子、
３５，３６．３７・・・・・・インバータ、３８・・・
・・・定電流源、４２・・・・・・ＶＣＣ定電圧源。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例の半導体集積回路装置のトリ
ミング用回路部分を示す回路図、第２図は第１図の回路
部分のトリミング後の状態を示す茅 回 井 回
ミング用回路部分を示す回路図、第２図は第１図の回路
部分のトリミング後の状態を示す茅 回 井 回
Claims (1)
- 薄膜抵抗とトランジスタとの直列体を有する一組のレシ
オ回路を複数組形成し、前記いずれかの組の薄膜抵抗を
切断するか否かで所望のトリミングコードの設定を行な
うトリミング用回路を備えた半導体集積回路装置におい
て、前記一組のレシオ回路はいずれも、前記直列体を複
数備え、これら直列体の論理和もしくは論理和の反転を
取る回路を介した後に、前記トリミングコードが得られ
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25870688A JPH02105451A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25870688A JPH02105451A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105451A true JPH02105451A (ja) | 1990-04-18 |
Family
ID=17323967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25870688A Pending JPH02105451A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0466482A2 (en) * | 1990-07-10 | 1992-01-15 | Nec Corporation | Code setting circuit |
-
1988
- 1988-10-13 JP JP25870688A patent/JPH02105451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0466482A2 (en) * | 1990-07-10 | 1992-01-15 | Nec Corporation | Code setting circuit |
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