JPH02265261A - トリミングコード設定回路 - Google Patents
トリミングコード設定回路Info
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- JPH02265261A JPH02265261A JP8751889A JP8751889A JPH02265261A JP H02265261 A JPH02265261 A JP H02265261A JP 8751889 A JP8751889 A JP 8751889A JP 8751889 A JP8751889 A JP 8751889A JP H02265261 A JPH02265261 A JP H02265261A
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- Japan
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- circuit
- transistor
- current
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- supply terminal
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- 239000010409 thin film Substances 0.000 claims abstract description 25
- 238000009966 trimming Methods 0.000 claims description 30
- 238000012360 testing method Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトリミングコード設定回路に関し、特に半導体
集積回路装置のトリミング回路に対するトリミングコー
ドを設定するためのトリミングコード設定回路に関する
。
集積回路装置のトリミング回路に対するトリミングコー
ドを設定するためのトリミングコード設定回路に関する
。
半導体集積回路装置において、特にアナログ回路等の基
準電圧値の設定及び回路電流値の設定等は、そのカタロ
グ規格が厳しく、電圧値及び電流値をカタログ規格内に
追い込むためのトリミング回路を必要としている。
準電圧値の設定及び回路電流値の設定等は、そのカタロ
グ規格が厳しく、電圧値及び電流値をカタログ規格内に
追い込むためのトリミング回路を必要としている。
このトリミング回路に対するトリミングコードの設定は
、例えば第２図に示すようなトリミングコード設定回路
が使用されていた。
、例えば第２図に示すようなトリミングコード設定回路
が使用されていた。
このトリミングコード設定回路は、トリミングコードが
３ビツトの場合の例を示している。
３ビツトの場合の例を示している。
この回路は、ソースを第１の電源供給端子（電源電圧Ｖ
ＤＤ＝ ５ Ｖ ）と接続するＰチャネルＭＯ３型の
トランジスタＭＩＯと、一端をこのトランジスタＭ１０
のドレイン及びゲートと接続し他端を第２の電源供給端
子（電源電圧Ｖ ｓｓ＝ ５ Ｖ ）と接続しトラン
ジスタＭＩＯに所定の電流を流す定電流源５１とを備え
た定電流回路５と、一端を第２の電源供給端子（Ｖｓｓ
）にそれぞれ接続する複数の薄膜抵抗Ｒ１〜Ｒ３とソー
スを第１の電源供給端子（ＶＤＤ）にそれぞれ接続しド
レインを各薄膜抵抗Ｒ１〜Ｒ３の他端にそれぞれ対応し
て接続しゲートを共に定電流回路５のトランジスタＭＩ
Ｏのドレイン及びゲートに接続し定電流回路５と共にそ
れぞれカレントミラー回路を形成するＰチャネルＭＯ３
型の複数のトランジスタＭ７〜Ｍつと入力端をこれらト
ランジスタＭ７〜Ｍ９のトレインにそれぞれ対応して接
続しトリミングコードを出力するインバータの４１Ａ〜
４１Ｃとを備えたコード設定部４とを有する構成となっ
ていた。
ＤＤ＝ ５ Ｖ ）と接続するＰチャネルＭＯ３型の
トランジスタＭＩＯと、一端をこのトランジスタＭ１０
のドレイン及びゲートと接続し他端を第２の電源供給端
子（電源電圧Ｖ ｓｓ＝ ５ Ｖ ）と接続しトラン
ジスタＭＩＯに所定の電流を流す定電流源５１とを備え
た定電流回路５と、一端を第２の電源供給端子（Ｖｓｓ
）にそれぞれ接続する複数の薄膜抵抗Ｒ１〜Ｒ３とソー
スを第１の電源供給端子（ＶＤＤ）にそれぞれ接続しド
レインを各薄膜抵抗Ｒ１〜Ｒ３の他端にそれぞれ対応し
て接続しゲートを共に定電流回路５のトランジスタＭＩ
Ｏのドレイン及びゲートに接続し定電流回路５と共にそ
れぞれカレントミラー回路を形成するＰチャネルＭＯ３
型の複数のトランジスタＭ７〜Ｍつと入力端をこれらト
ランジスタＭ７〜Ｍ９のトレインにそれぞれ対応して接
続しトリミングコードを出力するインバータの４１Ａ〜
４１Ｃとを備えたコード設定部４とを有する構成となっ
ていた。
トリミングコードが設定される前は全ての薄膜抵抗Ｒ１
〜Ｒ３が切断されていない状態となっており、トランジ
スタＭ７〜Ｍ９はそれぞれ定電流回路５と共にカレント
ミラー回路を形成しているので、それぞれ所定のオン抵
抗をもって薄膜抵抗Ｒ１〜Ｒ３に電流を流す。このとき
、薄膜抵抗Ｒ１〜Ｒ３の抵抗値は通常、トランジスタＭ
７〜Ｍ９のオン抵抗より十分小さいので、インバータ４
１Ａ〜４１ｃの入力端のレベルは低く、トリミングコー
ドＣＤＩ〜ＣＤ３のレベルは全て″“１′。
〜Ｒ３が切断されていない状態となっており、トランジ
スタＭ７〜Ｍ９はそれぞれ定電流回路５と共にカレント
ミラー回路を形成しているので、それぞれ所定のオン抵
抗をもって薄膜抵抗Ｒ１〜Ｒ３に電流を流す。このとき
、薄膜抵抗Ｒ１〜Ｒ３の抵抗値は通常、トランジスタＭ
７〜Ｍ９のオン抵抗より十分小さいので、インバータ４
１Ａ〜４１ｃの入力端のレベルは低く、トリミングコー
ドＣＤＩ〜ＣＤ３のレベルは全て″“１′。
となっている。
トリミングコードＣＤＩ〜ＣＤ３を、例えば” １０１
”と設定する場合には、第３図に示すように薄膜抵抗
Ｒ２を切断する。薄膜抵抗Ｒ２が切断されるとインバー
タ４１Ｂの入力端のレベルが上るのでトリミングコード
ＣＤ２が０”となり、トリミグコードＣＤＩ〜ＣＤ３を
パ１０１″とすることができる。
”と設定する場合には、第３図に示すように薄膜抵抗
Ｒ２を切断する。薄膜抵抗Ｒ２が切断されるとインバー
タ４１Ｂの入力端のレベルが上るのでトリミングコード
ＣＤ２が０”となり、トリミグコードＣＤＩ〜ＣＤ３を
パ１０１″とすることができる。
尚、薄膜抵抗Ｒ１〜Ｒ３の切断は、通常この薄膜抵抗Ｒ
１〜Ｒ３とトランジスタＭ７〜Ｍ９とのそれぞれの節点
からアルミニウム等によるパッドを取り出し、テスタ等
によるウェハー検査工程で切断しようとする薄膜抵抗（
Ｒ１−Ｒ３）に電圧を印加し電流を流して溶断するか、
又は、レーザーにより所望の薄膜抵抗（Ｒ１−Ｒ３）の
み切断する。
１〜Ｒ３とトランジスタＭ７〜Ｍ９とのそれぞれの節点
からアルミニウム等によるパッドを取り出し、テスタ等
によるウェハー検査工程で切断しようとする薄膜抵抗（
Ｒ１−Ｒ３）に電圧を印加し電流を流して溶断するか、
又は、レーザーにより所望の薄膜抵抗（Ｒ１−Ｒ３）の
み切断する。
上述した従来のトリミングコード設定回路は、所望の薄
膜抵抗（Ｒ１−Ｒ３）を切断することによってトリミン
グコードの設定を行なう構成となっているので、このよ
うなトリミングコードは一度設定しまうとこの回路を用
いている半導体集積回路装置が動作している間永久に変
化してはいけないものであり、高信頼性が要求されるも
のであるが薄膜抵抗（Ｒ１−Ｒ３）の切断状態が不完全
なものを完全に取除くことが困難なために使用中の経時
変化によってトリミングコードが変化してしまい不良と
なる場合があった。
膜抵抗（Ｒ１−Ｒ３）を切断することによってトリミン
グコードの設定を行なう構成となっているので、このよ
うなトリミングコードは一度設定しまうとこの回路を用
いている半導体集積回路装置が動作している間永久に変
化してはいけないものであり、高信頼性が要求されるも
のであるが薄膜抵抗（Ｒ１−Ｒ３）の切断状態が不完全
なものを完全に取除くことが困難なために使用中の経時
変化によってトリミングコードが変化してしまい不良と
なる場合があった。
すなわち、薄膜抵抗Ｒ１〜Ｒ３とレシオ回路を形成する
トランジスタＭ７〜Ｍ９の流す電流が例えば１０μＡと
すると、切断不完全な薄膜抵抗（Ｒ１−Ｒ３）の切断部
分のもれ電流が、１゜μＡより少しでも小さければ良品
となってしまう、しかしその後、経時変化でもれ電流が
わずかに増加して１０μＡを超えると即座にインバータ
（４１Ａ、〜４１ｃ）の出力が変化し不良となってしま
う。
トランジスタＭ７〜Ｍ９の流す電流が例えば１０μＡと
すると、切断不完全な薄膜抵抗（Ｒ１−Ｒ３）の切断部
分のもれ電流が、１゜μＡより少しでも小さければ良品
となってしまう、しかしその後、経時変化でもれ電流が
わずかに増加して１０μＡを超えると即座にインバータ
（４１Ａ、〜４１ｃ）の出力が変化し不良となってしま
う。
このように、従来のトリミングコード設定回路では、切
断不完全なものを不良として完全に取除けないために、
このトリミングコード設定回路を内蔵した半導体集積回
路装置の信頼性を著るしく低下させていた。
断不完全なものを不良として完全に取除けないために、
このトリミングコード設定回路を内蔵した半導体集積回
路装置の信頼性を著るしく低下させていた。
本発明の目的は、薄膜抵抗の切断が不完全なものを確実
に不良として取除くことができるトリミングコード設定
回路を提供することにある。
に不良として取除くことができるトリミングコード設定
回路を提供することにある。
本発明のトリミングコード設定回路は、ソースを第１の
電源供給端子と接続する第１のトランジスタと、一端を
前記第１、のトランジスタのドレイン及びゲートと接続
し他端を第２の電源供給端子と接続して前記第１のトラ
ンジスタに所定の電流を流す第１の定電流源とを備えた
第１の定電流回路と、ソースを前記第１の電源供給端子
と接続する第２のトランジスタと一端を前記第２のトラ
ンジスタのドレイン及びゲートに接続し他端を前記第２
の電源供給端子に接続して前記第２のトランジスタに前
記第１のトランジスタより小さい所定の電流を流す第２
の定電流源とを備えた第２の定電流回路と、第１及び第
２の入力端を前記第１及び第２のトランジスタのドレイ
ン及びゲートとそれぞれ対応して接続し制御信号が第１
のレベルのとき前記第１の入力端を出力端へ接続し第２
のレベルのとき前記第２の入力端を前記出力端へ接続す
る切換回路と、一端を前記第２の電源供給端子にそれぞ
れ接続する複数の薄膜抵抗とソースを前記第１の電源供
給端子にそれぞれ接続しドレインを前記各薄膜抵抗の他
端にそれぞれ対応して接続しゲートを共に前記切換回路
の出力端に接続し前記第１及び第２の定電流回路と共に
それぞれカレントミラー回路を形成する複数の第３のト
ランジスタとを備えたコード設定部とを有している。
電源供給端子と接続する第１のトランジスタと、一端を
前記第１、のトランジスタのドレイン及びゲートと接続
し他端を第２の電源供給端子と接続して前記第１のトラ
ンジスタに所定の電流を流す第１の定電流源とを備えた
第１の定電流回路と、ソースを前記第１の電源供給端子
と接続する第２のトランジスタと一端を前記第２のトラ
ンジスタのドレイン及びゲートに接続し他端を前記第２
の電源供給端子に接続して前記第２のトランジスタに前
記第１のトランジスタより小さい所定の電流を流す第２
の定電流源とを備えた第２の定電流回路と、第１及び第
２の入力端を前記第１及び第２のトランジスタのドレイ
ン及びゲートとそれぞれ対応して接続し制御信号が第１
のレベルのとき前記第１の入力端を出力端へ接続し第２
のレベルのとき前記第２の入力端を前記出力端へ接続す
る切換回路と、一端を前記第２の電源供給端子にそれぞ
れ接続する複数の薄膜抵抗とソースを前記第１の電源供
給端子にそれぞれ接続しドレインを前記各薄膜抵抗の他
端にそれぞれ対応して接続しゲートを共に前記切換回路
の出力端に接続し前記第１及び第２の定電流回路と共に
それぞれカレントミラー回路を形成する複数の第３のト
ランジスタとを備えたコード設定部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１の定電流回路１は、ソースを第１の電源供給端子（
電源電圧Ｖ ｏ ｏ ＝＋ ５ Ｖ ）と接続する第１
のトランジスタＭ１と、一端を第１のトランジスタＭ１
のドレイン及びゲートと接続し他端を第２の電源供給端
子（電源電圧Ｖ ５ｓ−５Ｖ ）と接続して第１のトラ
ンジスタＭ１に所定の電流工１を流す第１の定電流電源
１１とを備えている。
電源電圧Ｖ ｏ ｏ ＝＋ ５ Ｖ ）と接続する第１
のトランジスタＭ１と、一端を第１のトランジスタＭ１
のドレイン及びゲートと接続し他端を第２の電源供給端
子（電源電圧Ｖ ５ｓ−５Ｖ ）と接続して第１のトラ
ンジスタＭ１に所定の電流工１を流す第１の定電流電源
１１とを備えている。
第２の定電流回路２は、ソースを第１の電源供給端子（
ＶＤＤ）と接続する第２のトランジスタＭ２と、一端を
第２のトランジスタＭ２のドレイン及びゲートに接続し
他端を第２の電源供給端子（ＶＳＳ）に接続して第２の
トランジスタＭ２に前記第１のトランジスタＭ１より小
さい所定の電流Ｉ２を流す第２の定電流源２１とを備え
ている。
ＶＤＤ）と接続する第２のトランジスタＭ２と、一端を
第２のトランジスタＭ２のドレイン及びゲートに接続し
他端を第２の電源供給端子（ＶＳＳ）に接続して第２の
トランジスタＭ２に前記第１のトランジスタＭ１より小
さい所定の電流Ｉ２を流す第２の定電流源２１とを備え
ている。
切換回路３は、トランジスタＭ３．Ｍ４及びＭ５．Ｍ６
から成る２つのトランスファゲートと２つのインバータ
３１Ａ、３１Ｂとを備え、第１及び第２の入力端を第１
及び第２のトランジスタＭｌ、Ｍ２のドレイン及びゲー
トとそれぞれ対応して接続し制御信号Ａ（Ａ）が実使用
時の高く低）のレベルのとき第１の入力端を出力端へ接
続しテスト時の低く高）レベルのとき第２の入力端を出
力端へ接続する。
から成る２つのトランスファゲートと２つのインバータ
３１Ａ、３１Ｂとを備え、第１及び第２の入力端を第１
及び第２のトランジスタＭｌ、Ｍ２のドレイン及びゲー
トとそれぞれ対応して接続し制御信号Ａ（Ａ）が実使用
時の高く低）のレベルのとき第１の入力端を出力端へ接
続しテスト時の低く高）レベルのとき第２の入力端を出
力端へ接続する。
コード設定部４は、一端を第２の電源供給端子（Ｖｓｓ
）にそれぞれ接続する複数の薄膜抵抗Ｒ１〜Ｒ３と、ソ
ースを第１の電源供給端子（Ｖｏｏ）にそれぞれ接続し
ドレインを各薄膜抵抗Ｒ１〜Ｒ３の他端にそれぞれ対応
して接続しゲートを共に切換回路３の出力端に接続し第
１及び第２の定電流回路１，２と共にそれぞれカレント
ミラー回路を形成する複数の第３のトランジスタＭ７〜
Ｍつと、入力端をトランジスタＭ７〜Ｍ９のドレインに
それぞれ対応して接続しトリミングコードＣＤＩ〜ＣＤ
３を出力する複数のインバータ４１Ａ〜４１ｃ、とを備
えている。
）にそれぞれ接続する複数の薄膜抵抗Ｒ１〜Ｒ３と、ソ
ースを第１の電源供給端子（Ｖｏｏ）にそれぞれ接続し
ドレインを各薄膜抵抗Ｒ１〜Ｒ３の他端にそれぞれ対応
して接続しゲートを共に切換回路３の出力端に接続し第
１及び第２の定電流回路１，２と共にそれぞれカレント
ミラー回路を形成する複数の第３のトランジスタＭ７〜
Ｍつと、入力端をトランジスタＭ７〜Ｍ９のドレインに
それぞれ対応して接続しトリミングコードＣＤＩ〜ＣＤ
３を出力する複数のインバータ４１Ａ〜４１ｃ、とを備
えている。
さて、この発明の目的は、切断が不完全なままテスト時
に良品となり、使用しているうちに経時変化で薄膜抵抗
Ｒ１〜Ｒ３の切断部分のもれ電流が増加し、不良となっ
てしまう可能性のあるものを−、テスト時に取除く事で
ある。
に良品となり、使用しているうちに経時変化で薄膜抵抗
Ｒ１〜Ｒ３の切断部分のもれ電流が増加し、不良となっ
てしまう可能性のあるものを−、テスト時に取除く事で
ある。
その方法として、テスト時にトランジスタＭ７〜Ｍ９に
流れる電流を実使用時に流れる電流より小さくする。
流れる電流を実使用時に流れる電流より小さくする。
すなわち、定電流回路２で決まる電流を、定電流口路１
で決まる電流より十分小さく設定するわけである。
で決まる電流より十分小さく設定するわけである。
例えば、テスト時の電流を実使用時の電流の１０分の１
に設定する。ここで、実使用時の電流を１０μＡとする
と、テスト時は１μＡに設定するわけである。
に設定する。ここで、実使用時の電流を１０μＡとする
と、テスト時は１μＡに設定するわけである。
こうすることにより、テスト時に切断された薄膜抵抗（
Ｒ１−Ｒ３）のもれ電流が１μＡ未満のものでないと良
品とならない。又、実使用時は、もれ電流が１０μＡ以
上に増加しないと不良品とはならず従来のトリミングコ
ード設定回路に対して著るしく余裕度が増したことにな
り、切断が不完全なものを確実に不良として取除くこと
ができる。
Ｒ１−Ｒ３）のもれ電流が１μＡ未満のものでないと良
品とならない。又、実使用時は、もれ電流が１０μＡ以
上に増加しないと不良品とはならず従来のトリミングコ
ード設定回路に対して著るしく余裕度が増したことにな
り、切断が不完全なものを確実に不良として取除くこと
ができる。
以上説明したように本発明は、コード設定部に流れるテ
スト時の電流を、実使用時の電流より十分小さくする構
成とすることにより、十分な余裕をもって薄膜抵抗の切
断状態を検出することができるので、薄膜抵抗の切断が
不完全なものを確実に不良として取除くことができ、こ
の回路が適用される半導体集積回路の信頼性を向上させ
ることができる効果がある。
スト時の電流を、実使用時の電流より十分小さくする構
成とすることにより、十分な余裕をもって薄膜抵抗の切
断状態を検出することができるので、薄膜抵抗の切断が
不完全なものを確実に不良として取除くことができ、こ
の回路が適用される半導体集積回路の信頼性を向上させ
ることができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ従来のトリミグコード設定回路を示す回
路図及びこのトリミングコード設定回路によりトリミン
グコードを設定するときの関連部分の回路図である。 １．２・・・定電流回路、３・・・切換回路、４・・・
コード設定部、５・・・定電流回路、１１．２１・・・
定電流源、３１Ａ 、３１Ｂ 、４１Ａ〜４１ ｃ−イ
ンバータ、５１・・・定電流源、Ｍ１〜ＭＩＯ・・・ト
ランジスタ、Ｒ１−Ｒ３・・・薄膜抵抗。 代理人 弁理士 内 原 晋 万 ２ 図 Ｎ１〜Ｎ９−・斗フンシ”ズタ 万 １ 図 肩 ３ 図
３図はそれぞれ従来のトリミグコード設定回路を示す回
路図及びこのトリミングコード設定回路によりトリミン
グコードを設定するときの関連部分の回路図である。 １．２・・・定電流回路、３・・・切換回路、４・・・
コード設定部、５・・・定電流回路、１１．２１・・・
定電流源、３１Ａ 、３１Ｂ 、４１Ａ〜４１ ｃ−イ
ンバータ、５１・・・定電流源、Ｍ１〜ＭＩＯ・・・ト
ランジスタ、Ｒ１−Ｒ３・・・薄膜抵抗。 代理人 弁理士 内 原 晋 万 ２ 図 Ｎ１〜Ｎ９−・斗フンシ”ズタ 万 １ 図 肩 ３ 図
Claims (1)
- ソースを第１の電源供給端子と接続する第１のトランジ
スタと、一端を前記第１のトランジスタのドレイン及び
ゲートと接続し他端を第２の電源供給端子と接続して前
記第１のトランジスタに所定の電流を流す第１の定電流
源とを備えた第１の定電流回路と、ソースを前記第１の
電源供給端子と接続する第２のトランジスタと一端を前
記第２のトランジスタのドレイン及びゲートに接続し他
端を前記第２の電源供給端子に接続して前記第２のトラ
ンジスタに前記第１のトランジスタより小さい所定の電
流を流す第２の定電流源とを備えた第２の定電流回路と
、第１及び第２の入力端を前記第１及び第２のトランジ
スタのドレイン及びゲートとそれぞれ対応して接続し制
御信号が第１のレベルのとき前記第１の入力端を出力端
へ接続し第２のレベルのとき前記第２の入力端を前記出
力端へ接続する切換回路と、一端を前記第２の電源供給
端子にそれぞれ接続する複数の薄膜抵抗とソースを前記
第１の電源供給端子にそれぞれ接続しドレインを前記各
薄膜抵抗の他端にそれぞれ対応して接続しゲートを共に
前記切換回路の出力端に接続し前記第１及び第２の定電
流回路と共にそれぞれカレントミラー回路を形成する複
数の第３のトランジスタとを備えたコード設定部とを有
することを特徴とするトリミングコード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8751889A JP2751357B2 (ja) | 1989-04-05 | 1989-04-05 | トリミングコード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8751889A JP2751357B2 (ja) | 1989-04-05 | 1989-04-05 | トリミングコード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265261A true JPH02265261A (ja) | 1990-10-30 |
| JP2751357B2 JP2751357B2 (ja) | 1998-05-18 |
Family
ID=13917214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8751889A Expired - Lifetime JP2751357B2 (ja) | 1989-04-05 | 1989-04-05 | トリミングコード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751357B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278558A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 半導体装置 |
| JPH04120103U (ja) * | 1991-03-30 | 1992-10-27 | 株式会社ユーシン | コード入力装置 |
-
1989
- 1989-04-05 JP JP8751889A patent/JP2751357B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278558A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 半導体装置 |
| JPH04120103U (ja) * | 1991-03-30 | 1992-10-27 | 株式会社ユーシン | コード入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751357B2 (ja) | 1998-05-18 |
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