JPH04278558A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04278558A JPH04278558A JP4043791A JP4043791A JPH04278558A JP H04278558 A JPH04278558 A JP H04278558A JP 4043791 A JP4043791 A JP 4043791A JP 4043791 A JP4043791 A JP 4043791A JP H04278558 A JPH04278558 A JP H04278558A
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- Japan
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- fuse
- signal
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- channel mos
- mos transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000007704 transition Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
チップ内部のヒューズ状態判定機能を有する半導体装置
に関する。
チップ内部のヒューズ状態判定機能を有する半導体装置
に関する。
【０００２】
【従来の技術】図３（ａ）は従来の半導体装置の一例お
よびその動作を説明するための各信号の波形図である。 ヒューズ状態判定回路は、外部のパルス幅Ｗの単パルス
信号ＣＥにより制御されるＰチャネルＭＯＳトランジス
タＱ２を有するヒューズ部２と、インバータＩ２とＰチ
ャネルＭＯＳトランジスタＱ２より構成されるラッチ回
路を有しており、特にＰチャネルＭＯＳトランジスタＱ
１Ｒは電源供給能力を低くなるようにオン抵抗Ｒｏｎが
高く作られている所に特徴がある。
よびその動作を説明するための各信号の波形図である。 ヒューズ状態判定回路は、外部のパルス幅Ｗの単パルス
信号ＣＥにより制御されるＰチャネルＭＯＳトランジス
タＱ２を有するヒューズ部２と、インバータＩ２とＰチ
ャネルＭＯＳトランジスタＱ２より構成されるラッチ回
路を有しており、特にＰチャネルＭＯＳトランジスタＱ
１Ｒは電源供給能力を低くなるようにオン抵抗Ｒｏｎが
高く作られている所に特徴がある。
【０００３】次に図３（ｂ）を用いて回路動作について
説明する。電源投入時点ｔ０と同時にパルスＣＥ信号が
“Ｈ”となり、回路動作待機状態となった時にラッチ部
３のＰチャネルＭＯＳトランジスタＱ１Ｒはオフするの
で、ドレイン節点Ｄに電流ｉが供給されず、ヒューズ素
子Ｆの切断，非切断の状態にかかわらずＶＣ電源電流ｉ
が流れない。そのＷ時間後の時点ｔ１で単パルスＣＥ信
号が“Ｌ”に戻り回路動作状態になった時、Ｐチャネル
ＭＯＳトランジスタＱ１Ｒはオンして節点Ｄに電流ｉの
チャージが供給される。この時、ヒューズ素子Ｆが切断
状態にあった場合にドレイン節点Ｄの電圧ＳＤは寄生容
量Ｃの充電遅れ時間ｄで“Ｈ”、出力ラッチ信号ＳＬは
“Ｌ”となり、以後出力ラッチ信号ＳＬはラッチ部３の
働きによりパルス信号ＣＥの影響を受ずに常に“Ｌ”の
状態を保つ事になる。
説明する。電源投入時点ｔ０と同時にパルスＣＥ信号が
“Ｈ”となり、回路動作待機状態となった時にラッチ部
３のＰチャネルＭＯＳトランジスタＱ１Ｒはオフするの
で、ドレイン節点Ｄに電流ｉが供給されず、ヒューズ素
子Ｆの切断，非切断の状態にかかわらずＶＣ電源電流ｉ
が流れない。そのＷ時間後の時点ｔ１で単パルスＣＥ信
号が“Ｌ”に戻り回路動作状態になった時、Ｐチャネル
ＭＯＳトランジスタＱ１Ｒはオンして節点Ｄに電流ｉの
チャージが供給される。この時、ヒューズ素子Ｆが切断
状態にあった場合にドレイン節点Ｄの電圧ＳＤは寄生容
量Ｃの充電遅れ時間ｄで“Ｈ”、出力ラッチ信号ＳＬは
“Ｌ”となり、以後出力ラッチ信号ＳＬはラッチ部３の
働きによりパルス信号ＣＥの影響を受ずに常に“Ｌ”の
状態を保つ事になる。
【０００４】またヒューズ素子Ｆが非切断状態にあった
場合には、ドレイン節点Ｄに電流ｉのチャージが供給さ
れるものの、ＰチャネルトランジスタＱ１Ｒのオン抵抗
Ｒｏｎを高く電源供給能力を低く設計しているのでドレ
イン節点Ｄの電圧ＳＤはヒューズ抵抗ＲＦとトランジス
タオン抵抗Ｒｏｎの分圧値として“Ｌ”の判定レベルに
なり、そのために出力ラッチ信号ＳＬは“Ｈ”となり、
以後前述と同様に出力ラッチ信号ＳＬはラッチ部３の働
きによって常に“Ｈ”の状態を保つ事になる。
場合には、ドレイン節点Ｄに電流ｉのチャージが供給さ
れるものの、ＰチャネルトランジスタＱ１Ｒのオン抵抗
Ｒｏｎを高く電源供給能力を低く設計しているのでドレ
イン節点Ｄの電圧ＳＤはヒューズ抵抗ＲＦとトランジス
タオン抵抗Ｒｏｎの分圧値として“Ｌ”の判定レベルに
なり、そのために出力ラッチ信号ＳＬは“Ｈ”となり、
以後前述と同様に出力ラッチ信号ＳＬはラッチ部３の働
きによって常に“Ｈ”の状態を保つ事になる。
【０００５】すなわち、トランジスタＱ１Ｒのオン抵抗
Ｒｏｎは、ヒューズ非切断状態のドレイン節点電圧ＳＤ
が“Ｌ”レベルとラッチ部３に判定されるように大きな
値を用いる。また、オン抵抗Ｒｏｎが小さい場合は時点
ｔ２後にトランジスタＱ１Ｒのドレイン電流がヒューズ
Ｆに流れたままになるのでヒューズ断を生じる場合もあ
るので、オン抵抗Ｒｏｎは大きな値が必要である。
Ｒｏｎは、ヒューズ非切断状態のドレイン節点電圧ＳＤ
が“Ｌ”レベルとラッチ部３に判定されるように大きな
値を用いる。また、オン抵抗Ｒｏｎが小さい場合は時点
ｔ２後にトランジスタＱ１Ｒのドレイン電流がヒューズ
Ｆに流れたままになるのでヒューズ断を生じる場合もあ
るので、オン抵抗Ｒｏｎは大きな値が必要である。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
のヒューズ判定回路では、１度出力ラッチ信号の値が決
定されればその値は以後保持されるものの、電源投入と
同時に単パルス信号を“Ｈ”とした時点では出力ラッチ
信号の値が決まっておらず、ＣＥ信号が“Ｌ”となった
時点よりも遅れて決定される為出力ラッチ信号によって
動作する回路動作が遅れてしまうという問題があった。 特にこの現象はヒューズ部のＰチャネルＭＯＳトランジ
スタのオン抵抗の高いのでヒューズ素子が切断状態にあ
る場合特に現われる。
のヒューズ判定回路では、１度出力ラッチ信号の値が決
定されればその値は以後保持されるものの、電源投入と
同時に単パルス信号を“Ｈ”とした時点では出力ラッチ
信号の値が決まっておらず、ＣＥ信号が“Ｌ”となった
時点よりも遅れて決定される為出力ラッチ信号によって
動作する回路動作が遅れてしまうという問題があった。 特にこの現象はヒューズ部のＰチャネルＭＯＳトランジ
スタのオン抵抗の高いのでヒューズ素子が切断状態にあ
る場合特に現われる。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
回路電源投入後にゲートにゲート信号を入力しソースは
前記電源に接続されドレインは一端が接地されている被
判定ヒューズの他端に接続されたＰチャネルＭＯＳトラ
ンジスタを有するヒューズ部と、前記ドレインの電圧を
入力して前記被判定ヒューズの断・続の状態に対応する
ラッチ信号を出力するラッチ部とを有する半導体装置に
おいて、前記ＰチャネルＭＯＳトランジスタのオン抵抗
は小さく、かつ前記ゲート信号が前記電源投入後所定の
時間の後に低レベルから高レベルに移行するゲート信号
発生手段から供給されて構成されている。
回路電源投入後にゲートにゲート信号を入力しソースは
前記電源に接続されドレインは一端が接地されている被
判定ヒューズの他端に接続されたＰチャネルＭＯＳトラ
ンジスタを有するヒューズ部と、前記ドレインの電圧を
入力して前記被判定ヒューズの断・続の状態に対応する
ラッチ信号を出力するラッチ部とを有する半導体装置に
おいて、前記ＰチャネルＭＯＳトランジスタのオン抵抗
は小さく、かつ前記ゲート信号が前記電源投入後所定の
時間の後に低レベルから高レベルに移行するゲート信号
発生手段から供給されて構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）は本発明の第１の実施例の回路図である。 半導体装置は、電源投入直後から所定の時間幅Ｔの単パ
ルス信号ＳＧをゲートに入力しソースがソース電圧ＶＣ
の電源端に接続しドレイン節点Ｄは一端が接地されてい
るヒューズＦの一端に接続されている大電流用のＰチャ
ネルＭＯＳトランジスタＱ１を有するヒューズ部２と、
ドレイン節点Ｄの電圧ＳＤをインバータＩに入力してそ
の出力ラッチ電圧ＳＬをドレインがインバータＩの入力
端に接続するＰチャネルＭＯＳトランジスタＱ２のゲー
トに帰還接続するラッチ部３とを有している。
。図１（ａ）は本発明の第１の実施例の回路図である。 半導体装置は、電源投入直後から所定の時間幅Ｔの単パ
ルス信号ＳＧをゲートに入力しソースがソース電圧ＶＣ
の電源端に接続しドレイン節点Ｄは一端が接地されてい
るヒューズＦの一端に接続されている大電流用のＰチャ
ネルＭＯＳトランジスタＱ１を有するヒューズ部２と、
ドレイン節点Ｄの電圧ＳＤをインバータＩに入力してそ
の出力ラッチ電圧ＳＬをドレインがインバータＩの入力
端に接続するＰチャネルＭＯＳトランジスタＱ２のゲー
トに帰還接続するラッチ部３とを有している。
【０００９】次に図１（ｂ）を用いて回路動作について
説明する。電源投入直後一定時間Ｔの間ゲート信号ＳＧ
のレベルが“Ｌ”となるとＰチャネルＭＯＳトランジス
タＱ１がオンし、ドレイン節点Ｄに対し電源電圧ＶＣか
ら電流ｉを供給する。トランジスタＱ１のオン抵抗は小
さいのでこの時ヒューズ素子Ｆが切断状態にあった場合
はドレイン節点Ｄの電位は従来よりも小さい遅れで“Ｈ
”，出力ラッチ信号ＳＬは“Ｌ”となり、以後この出力
ラッチ信号ＳＬはラッチ部３の働きによりパルス信号Ｓ
Ｃが“Ｌ”と戻っても常に“Ｌ”の状態を保つ事になる
。
説明する。電源投入直後一定時間Ｔの間ゲート信号ＳＧ
のレベルが“Ｌ”となるとＰチャネルＭＯＳトランジス
タＱ１がオンし、ドレイン節点Ｄに対し電源電圧ＶＣか
ら電流ｉを供給する。トランジスタＱ１のオン抵抗は小
さいのでこの時ヒューズ素子Ｆが切断状態にあった場合
はドレイン節点Ｄの電位は従来よりも小さい遅れで“Ｈ
”，出力ラッチ信号ＳＬは“Ｌ”となり、以後この出力
ラッチ信号ＳＬはラッチ部３の働きによりパルス信号Ｓ
Ｃが“Ｌ”と戻っても常に“Ｌ”の状態を保つ事になる
。
【００１０】ヒューズ素子Ｆが非切断状態にあった場合
、ＰチャネルＭＯＳトランジスタＱ１の電源供給能力が
高い為、ヒューズＦの抵抗ＲＦの電圧降下分によって節
点Ｄの電圧ＳＤが一時的に“Ｈ”で出力ラッチ電圧ＳＬ
が“Ｌ”となるが、パルス電圧ＳＣが“Ｌ”に戻った時
点ｔ２より、ヒューズ素子Ｆの働きにより節点Ｄは“Ｌ
”、出力ラッチ電圧ＳＬは“Ｈ”となり、以後ラッチ部
３の働きによりこの状態が保たれる事になる。
、ＰチャネルＭＯＳトランジスタＱ１の電源供給能力が
高い為、ヒューズＦの抵抗ＲＦの電圧降下分によって節
点Ｄの電圧ＳＤが一時的に“Ｈ”で出力ラッチ電圧ＳＬ
が“Ｌ”となるが、パルス電圧ＳＣが“Ｌ”に戻った時
点ｔ２より、ヒューズ素子Ｆの働きにより節点Ｄは“Ｌ
”、出力ラッチ電圧ＳＬは“Ｈ”となり、以後ラッチ部
３の働きによりこの状態が保たれる事になる。
【００１１】図２（ａ），（ｂ）は本発明の第２の実施
例の回路図および動作を説明するための各電圧の波形図
である。基本的には第１の実施例と同じであるのでここ
では第１の実施例との相異点のみを述べる事にする。第
１の実施例ではゲート信号部として単一パルス発生回路
を利用する事によって電源投入直後の所定時間Ｔの間Ｐ
チャネルＭＯＳトランジスタＱ１をオンさせドレイン節
点Ｄにプリチャージを行なっていたが、本実施例では、
ＶＣ電源及びＰチャネルＭＯＳトランジスタＱ１のゲー
トＧとの間に抵抗Ｒを設ける事により、電源投入時にゲ
ート・ドレイン間寄生コンデンサＣＧＤの充電波形とな
るゲートＧの立ち上がり電圧を用いて、ＰチャネルＭＯ
Ｓトランジスタをオンさせた後にＲ・ＣＧＤの時定数に
対応してオフさせて、単パルスのドレイン電流ｉを造り
出すという方法を用いている。以後の回路動作は第１の
実施例と同様であり、ゲート信号部の回路が簡単になる
という利点がある。
例の回路図および動作を説明するための各電圧の波形図
である。基本的には第１の実施例と同じであるのでここ
では第１の実施例との相異点のみを述べる事にする。第
１の実施例ではゲート信号部として単一パルス発生回路
を利用する事によって電源投入直後の所定時間Ｔの間Ｐ
チャネルＭＯＳトランジスタＱ１をオンさせドレイン節
点Ｄにプリチャージを行なっていたが、本実施例では、
ＶＣ電源及びＰチャネルＭＯＳトランジスタＱ１のゲー
トＧとの間に抵抗Ｒを設ける事により、電源投入時にゲ
ート・ドレイン間寄生コンデンサＣＧＤの充電波形とな
るゲートＧの立ち上がり電圧を用いて、ＰチャネルＭＯ
Ｓトランジスタをオンさせた後にＲ・ＣＧＤの時定数に
対応してオフさせて、単パルスのドレイン電流ｉを造り
出すという方法を用いている。以後の回路動作は第１の
実施例と同様であり、ゲート信号部の回路が簡単になる
という利点がある。
【００１２】
【発明の効果】以上説明したように本発明は、電源投入
の際に生ずるゲート信号を利用してヒューズ部の出力を
決定する事により、回路動作待機時から回路動作状態に
移る場合のヒューズ判定回路動作による遅れを全く無く
したという点で効果がある。
の際に生ずるゲート信号を利用してヒューズ部の出力を
決定する事により、回路動作待機時から回路動作状態に
移る場合のヒューズ判定回路動作による遅れを全く無く
したという点で効果がある。
【図１】（ａ），（ｂ）は本発明の第１の実施例の回路
図および動作を説明するための各信号の波形図である。
図および動作を説明するための各信号の波形図である。
【図２】（ａ），（ｂ）は本発明の第２の実施例の回路
図および動作を説明するための各信号の波形図である。
図および動作を説明するための各信号の波形図である。
【図３】（ａ），（ｂ）は従来の半導体装置の一例の回
路図および動作を説明するための各信号の波形図である
。
路図および動作を説明するための各信号の波形図である
。
１，１ａ ゲート信号部
２，２ａ ヒューズ部
３ ラッチ部
ＣＥ パルス信号
Ｄ ドレイン節点
Ｉ０〜Ｉ２ インバータ
Ｆ 被判定ヒューズ
ｉ ドレイン電流
ＣＧＤ ゲート・ドレイン間容量Ｑ１，Ｑ１Ｒ，
Ｑ２ ＰチャネルＭＯＳトランジスタＲｏｎ
トランジスタオン抵抗 ＳＤ ドレイン信号 ＳＧ ゲート信号 ＳＬ 出力ラッチ信号 Ｔ パルス幅 ＶＣ 電源電圧
Ｑ２ ＰチャネルＭＯＳトランジスタＲｏｎ
トランジスタオン抵抗 ＳＤ ドレイン信号 ＳＧ ゲート信号 ＳＬ 出力ラッチ信号 Ｔ パルス幅 ＶＣ 電源電圧
Claims (2)
- 【請求項１】 回路電源投入後にゲートにゲート信号
を入力しソースは前記電源に接続されドレインは一端が
接地されている被判定ヒューズの他端に接続されたＰチ
ャネルＭＯＳトランジスタを有するヒューズ部と、前記
ドレインの電圧を入力して前記被判定ヒューズの断・続
の状態に対応するラッチ信号を出力するラッチ部とを有
する半導体装置において、前記ＰチャネルＭＯＳトラン
ジスタのオン抵抗は小さく、かつ前記ゲート信号が前記
電源投入後所定の時間の後に低レベルから高レベルに移
行するゲート信号発生手段から供給されることを特徴と
する半導体回路。 - 【請求項２】 前記ゲート信号発生手段は一端が前記
電源に接続し他端が前記ＰチャネルＭＯＳトランジスタ
のゲートに接続することを特徴とする請求項１記載の半
導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043791A JPH04278558A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043791A JPH04278558A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278558A true JPH04278558A (ja) | 1992-10-05 |
Family
ID=12580619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043791A Pending JPH04278558A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278558A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02246088A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体装置 |
| JPH02265261A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | トリミングコード設定回路 |
-
1991
- 1991-03-07 JP JP4043791A patent/JPH04278558A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02246088A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体装置 |
| JPH02265261A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | トリミングコード設定回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |