JP3393571B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁表面を有する
基板上に設けられたＭＯＳ型トランジスタ（特に薄膜ト
ランジスタ；ＴＦＴ）により構成された半導体装置およ
びその製造方法に関するものである。特に、ドライバ内
蔵型のアクティブマトリクス型液晶表示装置、イメージ
センサー等に応用可能なＴＦＴを用いた半導体装置に利
用できる。
基板上に設けられたＭＯＳ型トランジスタ（特に薄膜ト
ランジスタ；ＴＦＴ）により構成された半導体装置およ
びその製造方法に関するものである。特に、ドライバ内
蔵型のアクティブマトリクス型液晶表示装置、イメージ
センサー等に応用可能なＴＦＴを用いた半導体装置に利
用できる。
【０００２】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置、高速で高解像度の密着型イメージセンサー、三次
元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上
や、絶縁膜上に高性能な半導体素子を形成する試みがな
されている。特に、アクティブマトリクス型液晶表示装
置においては、その駆動回路をマトリクス部と共に同一
基板上に形成するドライバモノリシック技術の開発が盛
んである。これらの装置に用いられる半導体素子には、
薄膜状のケイ素半導体を用いるのが一般的である。薄膜
状のケイ素半導体としては、非晶質ケイ素半導体（ａ−
Ｓｉ）からなるものと結晶性を有するケイ素半導体から
なるものの２つに大別される。
装置、高速で高解像度の密着型イメージセンサー、三次
元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上
や、絶縁膜上に高性能な半導体素子を形成する試みがな
されている。特に、アクティブマトリクス型液晶表示装
置においては、その駆動回路をマトリクス部と共に同一
基板上に形成するドライバモノリシック技術の開発が盛
んである。これらの装置に用いられる半導体素子には、
薄膜状のケイ素半導体を用いるのが一般的である。薄膜
状のケイ素半導体としては、非晶質ケイ素半導体（ａ−
Ｓｉ）からなるものと結晶性を有するケイ素半導体から
なるものの２つに大別される。
【０００３】非晶質ケイ素半導体は作製温度が低く、気
相法で比較的容易に作製することが可能で量産性に富む
ため、最も一般的に用いられているが、導電性等の物性
が結晶性を有するケイ素半導体に比べて劣るため、今後
より高速特性を得るためには、結晶性を有するケイ素半
導体からなる半導体装置の作製方法の確立が強く求めら
れていた。尚、結晶性を有するケイ素半導体としては、
多結晶ケイ素、微結晶ケイ素等が知られている。
相法で比較的容易に作製することが可能で量産性に富む
ため、最も一般的に用いられているが、導電性等の物性
が結晶性を有するケイ素半導体に比べて劣るため、今後
より高速特性を得るためには、結晶性を有するケイ素半
導体からなる半導体装置の作製方法の確立が強く求めら
れていた。尚、結晶性を有するケイ素半導体としては、
多結晶ケイ素、微結晶ケイ素等が知られている。
【０００４】これら結晶性を有する薄膜状のケイ素半導
体を得る方法としては、 （１）成膜時に結晶性を有する膜を直接成膜する。
体を得る方法としては、 （１）成膜時に結晶性を有する膜を直接成膜する。
【０００５】（２）非晶質の半導体膜を成膜しておき、
加熱処理を行うことにより結晶性を有せしめる。
加熱処理を行うことにより結晶性を有せしめる。
【０００６】（３）非晶質の半導体膜を成膜しておき、
エネルギービームを照射することにより結晶性を有せし
める。
エネルギービームを照射することにより結晶性を有せし
める。
【０００７】といった方法が知られている。しかしなが
ら、（１）の方法では、成膜工程と同時に結晶化が進行
するので、大粒径の結晶性ケイ素を得るにはケイ素膜の
厚膜化が不可欠であり、良好な半導体物性を有する膜を
基板上に全面に渡って均一に成膜することが技術上困難
である。また成膜温度が６００℃以上と高いので、安価
なガラス基板が使用できないというコストの問題があっ
た。
ら、（１）の方法では、成膜工程と同時に結晶化が進行
するので、大粒径の結晶性ケイ素を得るにはケイ素膜の
厚膜化が不可欠であり、良好な半導体物性を有する膜を
基板上に全面に渡って均一に成膜することが技術上困難
である。また成膜温度が６００℃以上と高いので、安価
なガラス基板が使用できないというコストの問題があっ
た。
【０００８】また、（２）の方法は、（１）、（３）の
方法と比較すると大面積基板への対応が容易という利点
はあるが、結晶化に際し６００℃以上の高温にて数十時
間にわたる加熱処理が必要である。すなわち、安価なガ
ラス基板の使用とスループットの向上を考えると、加熱
温度を下げ、さらに短時間で結晶化させるという相反す
る問題点を同時に解決する必要がある。
方法と比較すると大面積基板への対応が容易という利点
はあるが、結晶化に際し６００℃以上の高温にて数十時
間にわたる加熱処理が必要である。すなわち、安価なガ
ラス基板の使用とスループットの向上を考えると、加熱
温度を下げ、さらに短時間で結晶化させるという相反す
る問題点を同時に解決する必要がある。
【０００９】このため、現在は（３）の方法を中心とし
た研究開発が盛んである。（３）の方法は、例えば特開
平６−２５２３９８号公報に記載されているように、レ
ーザー光を非晶質ケイ素膜に照射し、ガラス基板にダメ
ージを与えることなく、短時間でケイ素膜のみを短時間
で溶融させ、その固化過程において結晶化させるもので
ある。特開平６−２５２３９８号公報では、Ｎチャネル
ＴＦＴとＰチャネルＴＦＴで照射レーザーエネルギーの
最適値が異なることに注目し、それぞれのＴＦＴに対し
てレーザー照射工程を分離することで、ＮチャネルＴＦ
Ｔ、ＰチャネルＴＦＴともに最適エネルギーで照射する
ようにしている。すなわち、片チャネルＴＦＴの領域を
マスクした状態でもう一方のＴＦＴを照射する訳であ
り、それぞれのＴＦＴ対して各１回のレーザー照射工程
を有する。
た研究開発が盛んである。（３）の方法は、例えば特開
平６−２５２３９８号公報に記載されているように、レ
ーザー光を非晶質ケイ素膜に照射し、ガラス基板にダメ
ージを与えることなく、短時間でケイ素膜のみを短時間
で溶融させ、その固化過程において結晶化させるもので
ある。特開平６−２５２３９８号公報では、Ｎチャネル
ＴＦＴとＰチャネルＴＦＴで照射レーザーエネルギーの
最適値が異なることに注目し、それぞれのＴＦＴに対し
てレーザー照射工程を分離することで、ＮチャネルＴＦ
Ｔ、ＰチャネルＴＦＴともに最適エネルギーで照射する
ようにしている。すなわち、片チャネルＴＦＴの領域を
マスクした状態でもう一方のＴＦＴを照射する訳であ
り、それぞれのＴＦＴ対して各１回のレーザー照射工程
を有する。
【００１０】また、特公平２−６１０３２号公報では、
ドライバ内蔵型のアクティブマトリクス型液晶表示装置
において、ドライバ領域のケイ素膜のみをレーザー光照
射により結晶化させ、表示部の画素スイッチングＴＦＴ
よりも移動度が高くなるよう処理している。
ドライバ内蔵型のアクティブマトリクス型液晶表示装置
において、ドライバ領域のケイ素膜のみをレーザー光照
射により結晶化させ、表示部の画素スイッチングＴＦＴ
よりも移動度が高くなるよう処理している。
【００１１】その他、単結晶のシリコンウエハーを基板
として用いるＩＣ分野においては、特開平５−９０５１
７号公報のように、ＮチャネルＭＩＳＦＥＴをシリコン
で、ＰチャネルＭＩＳＦＥＴをシリコンゲルマニウム合
金で構成するといった方法が提案されている。この結
果、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴ
の電流駆動能力がほぼ同じとなり、トランジスタの占有
面積をほぼ同じにできるため、ホットキャリア劣化抑制
や短チャネル効果抑制などＬＳＩ工程に特有の問題点が
解決できる。
として用いるＩＣ分野においては、特開平５−９０５１
７号公報のように、ＮチャネルＭＩＳＦＥＴをシリコン
で、ＰチャネルＭＩＳＦＥＴをシリコンゲルマニウム合
金で構成するといった方法が提案されている。この結
果、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴ
の電流駆動能力がほぼ同じとなり、トランジスタの占有
面積をほぼ同じにできるため、ホットキャリア劣化抑制
や短チャネル効果抑制などＬＳＩ工程に特有の問題点が
解決できる。
【００１２】
【発明が解決しようとする課題】以上述べたように様々
な結晶性ケイ素膜の作製法、およびそれを用いた薄膜ト
ランジスタの構成が考案され、研究されているが、残念
ながら今のところ、全ての要求を満たすことはできてい
ない。特に、ドライバモノリシック型のアクティブマト
リクス液晶表示装置を例にとると、表示部の画素スイッ
チングＴＦＴと、それを駆動するドライバ回路のＴＦＴ
とで要求されるスペックが大きく異なる。すなわち、ド
ライバ回路用ＴＦＴは、高周波動作を実現するために高
移動度が要求され、大きなオン電流を流すことのできる
特性が必要とされる。一方、表示部の画素用ＴＦＴは、
画素電極に書き込まれた電荷を保持しなければならない
ため、移動度はそれほど必要とはされないが、代わりに
ＴＦＴオフ動作時のリーク電流が小さいことが要求され
るからである。
な結晶性ケイ素膜の作製法、およびそれを用いた薄膜ト
ランジスタの構成が考案され、研究されているが、残念
ながら今のところ、全ての要求を満たすことはできてい
ない。特に、ドライバモノリシック型のアクティブマト
リクス液晶表示装置を例にとると、表示部の画素スイッ
チングＴＦＴと、それを駆動するドライバ回路のＴＦＴ
とで要求されるスペックが大きく異なる。すなわち、ド
ライバ回路用ＴＦＴは、高周波動作を実現するために高
移動度が要求され、大きなオン電流を流すことのできる
特性が必要とされる。一方、表示部の画素用ＴＦＴは、
画素電極に書き込まれた電荷を保持しなければならない
ため、移動度はそれほど必要とはされないが、代わりに
ＴＦＴオフ動作時のリーク電流が小さいことが要求され
るからである。
【００１３】勿論、一般的な薄膜集積回路においても、
それを構成する素子それぞれの受け持つ役割により、要
求される特性が異なることは言うまでもない。従来は、
ＴＦＴそれぞれの素子サイズ（チャネル幅Ｗおよびチャ
ネル長Ｌ）を異ならせることにより、要求される特性を
実現しようとしてきた。しかし、それでは素子が多様化
した場合、特性面で限界が生じるし、また回路設計にお
ける自由度は大きく減少していく。
それを構成する素子それぞれの受け持つ役割により、要
求される特性が異なることは言うまでもない。従来は、
ＴＦＴそれぞれの素子サイズ（チャネル幅Ｗおよびチャ
ネル長Ｌ）を異ならせることにより、要求される特性を
実現しようとしてきた。しかし、それでは素子が多様化
した場合、特性面で限界が生じるし、また回路設計にお
ける自由度は大きく減少していく。
【００１４】そこで、特公平２−６１０３２号公報や特
開平６−２５２３９８号公報に示されたように、ＴＦＴ
のチャネル領域を構成するケイ素膜の結晶性を異なら
せ、その素子の要求されるスペックに最適化するといっ
た方法が考えられた。しかしながら、ドライバ回路内の
特にシフトレジスタ部ＴＦＴには、１５０ｃｍ2／Ｖｓ
を超える高移動度が安定して要求され、この特性を上記
公報の方法にて達成するのは非常に困難である。また、
さらに素子が多様化した場合に、結晶性の差異だけで要
求される様々な特性を満足するのは難しい。
開平６−２５２３９８号公報に示されたように、ＴＦＴ
のチャネル領域を構成するケイ素膜の結晶性を異なら
せ、その素子の要求されるスペックに最適化するといっ
た方法が考えられた。しかしながら、ドライバ回路内の
特にシフトレジスタ部ＴＦＴには、１５０ｃｍ2／Ｖｓ
を超える高移動度が安定して要求され、この特性を上記
公報の方法にて達成するのは非常に困難である。また、
さらに素子が多様化した場合に、結晶性の差異だけで要
求される様々な特性を満足するのは難しい。
【００１５】
【課題を解決するための手段】本発明は、絶縁基板上に
構成された半導体装置、特にドライバモノリシック型の
液晶表示装置などの高性能薄膜集積回路において、それ
ぞれの素子に要求される特性を簡便な方法にて全て満足
させ、上述の問題点を解決するものである。より具体的
には、本発明は以下の特徴を有する。
構成された半導体装置、特にドライバモノリシック型の
液晶表示装置などの高性能薄膜集積回路において、それ
ぞれの素子に要求される特性を簡便な方法にて全て満足
させ、上述の問題点を解決するものである。より具体的
には、本発明は以下の特徴を有する。
【００１６】（１） 絶縁表面を有する基板上に複数の
トランジスタを有する半導体装置であって、前記複数の
トランジスタの一部は、その他のトランジスタの活性領
域を構成する半導体膜と、異なるバンドギャップを有す
る半導体膜によりその活性領域が構成されていることを
特徴とする。
トランジスタを有する半導体装置であって、前記複数の
トランジスタの一部は、その他のトランジスタの活性領
域を構成する半導体膜と、異なるバンドギャップを有す
る半導体膜によりその活性領域が構成されていることを
特徴とする。
【００１７】（２） 前記各トランジスタの活性領域は
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成されており、
ゲルマニウム分率Ｘの変化により異なるバンドギャップ
が構成されて成る。
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成されており、
ゲルマニウム分率Ｘの変化により異なるバンドギャップ
が構成されて成る。
【００１８】（３） 絶縁表面を有する基板上にマトリ
クス状に配列された画素電極と、該画素電極に接続され
た画素用トランジスタとから構成される表示部を有し、
該表示部の外側に画素用トランジスタを駆動する周辺駆
動回路が配置されてなる半導体装置であって、前記周辺
駆動回路を構成する周辺駆動回路用トランジスタの活性
領域は、前記画素用トランジスタの活性領域を構成する
半導体薄膜に対して、より小さなバンドギャップを有す
る半導体膜により構成されていることを特徴とする。
クス状に配列された画素電極と、該画素電極に接続され
た画素用トランジスタとから構成される表示部を有し、
該表示部の外側に画素用トランジスタを駆動する周辺駆
動回路が配置されてなる半導体装置であって、前記周辺
駆動回路を構成する周辺駆動回路用トランジスタの活性
領域は、前記画素用トランジスタの活性領域を構成する
半導体薄膜に対して、より小さなバンドギャップを有す
る半導体膜により構成されていることを特徴とする。
【００１９】（４） 前記周辺駆動回路を構成する複数
のトランジスタの内、一部のトランジスタにおいては、
その活性領域が、前記画素用トランジスタと同様のバン
ドギャップを有する半導体膜により構成されていること
を特徴とする。
のトランジスタの内、一部のトランジスタにおいては、
その活性領域が、前記画素用トランジスタと同様のバン
ドギャップを有する半導体膜により構成されていること
を特徴とする。
【００２０】（５） 前記各トランジスタの活性領域は
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成されており、
ゲルマニウム分率Ｘが、画素用トランジスタよりも周辺
駆動回路用トランジスタの方がより大きくなるよう構成
されている。
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成されており、
ゲルマニウム分率Ｘが、画素用トランジスタよりも周辺
駆動回路用トランジスタの方がより大きくなるよう構成
されている。
【００２１】（６） 前記画素用トランジスタの活性領
域におけるゲルマニウム分率Ｘが、特に０であることを
特徴とする。
域におけるゲルマニウム分率Ｘが、特に０であることを
特徴とする。
【００２２】（７） 前記周辺駆動回路用トランジスタ
の活性領域におけるゲルマニウム分率Ｘが、特に０．１
から０．３の範囲内であることを特徴とする。
の活性領域におけるゲルマニウム分率Ｘが、特に０．１
から０．３の範囲内であることを特徴とする。
【００２３】（８） 前記各トランジスタの活性領域を
構成するＳｉ1-XＧｅX（０≦Ｘ≦１）膜は、波長４００
ｎｍ以下のレーザー光照射による溶融固化過程により結
晶化された結晶性薄膜であることを特徴とする。
構成するＳｉ1-XＧｅX（０≦Ｘ≦１）膜は、波長４００
ｎｍ以下のレーザー光照射による溶融固化過程により結
晶化された結晶性薄膜であることを特徴とする。
【００２４】（９） 絶縁表面を有する基板上にＳｉ
1-XＧｅX（０≦Ｘ＜１）膜を形成する工程と、前記Ｓｉ
1-XＧｅX膜の所定の領域に選択的にＧｅ元素を導入する
工程と、加熱処理を施し、前記Ｓｉ1-XＧｅX膜全面を結
晶化する工程と、前記選択的にＧｅ元素が導入された領
域、およびＧｅ元素が導入されていない領域のＳｉ
1-XＧｅX膜をそれぞれ活性領域に用いて、特性の異なる
トランジスタをそれぞれ作り分ける工程と、を少なくと
も有することを特徴とする。
1-XＧｅX（０≦Ｘ＜１）膜を形成する工程と、前記Ｓｉ
1-XＧｅX膜の所定の領域に選択的にＧｅ元素を導入する
工程と、加熱処理を施し、前記Ｓｉ1-XＧｅX膜全面を結
晶化する工程と、前記選択的にＧｅ元素が導入された領
域、およびＧｅ元素が導入されていない領域のＳｉ
1-XＧｅX膜をそれぞれ活性領域に用いて、特性の異なる
トランジスタをそれぞれ作り分ける工程と、を少なくと
も有することを特徴とする。
【００２５】（１０） 絶縁表面を有する基板上に第１
のＳｉ1-XＧｅX（０≦Ｘ＜１）膜を堆積し、後の素子領
域となるよう島状に形成する工程と、第２のＳｉ1-YＧ
ｅY（０＜Ｙ≦１；Ｙ＞Ｘ）膜を堆積し、同じく島状に
形成する工程と、加熱処理を施し、前記第１のＳｉ1-X
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化する工程
と、前記第２のＳｉ1-YＧｅY膜による島状領域、およ
び第１のＳｉ1-XＧｅX膜による島状領域をそれぞれ活
性領域に用いて、特性の異なるトランジスタをそれぞれ
作り分ける工程と、を少なくとも有することを特徴とす
る。
のＳｉ1-XＧｅX（０≦Ｘ＜１）膜を堆積し、後の素子領
域となるよう島状に形成する工程と、第２のＳｉ1-YＧ
ｅY（０＜Ｙ≦１；Ｙ＞Ｘ）膜を堆積し、同じく島状に
形成する工程と、加熱処理を施し、前記第１のＳｉ1-X
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化する工程
と、前記第２のＳｉ1-YＧｅY膜による島状領域、およ
び第１のＳｉ1-XＧｅX膜による島状領域をそれぞれ活
性領域に用いて、特性の異なるトランジスタをそれぞれ
作り分ける工程と、を少なくとも有することを特徴とす
る。
【００２６】（１１） 絶縁表面を有する基板上に第１
のＳｉ1-XＧｅX（０≦Ｘ＜１）膜を形成する工程と、前
記Ｓｉ1-XＧｅX膜の所定の領域上に選択的に第２のＳｉ
1-YＧｅY（０＜Ｙ≦１；Ｙ＞Ｘ）膜を形成する工程と、
加熱処理を施し、前記第１のＳｉ1-XＧｅX膜および第２
のＳｉ1-YＧｅY膜を結晶化する工程と、前記第１のＳｉ
1-XＧｅX膜および第２のＳｉ1-YＧｅY膜が積層された領
域、および第１のＳｉ1-XＧｅX膜のみの領域をそれ
ぞれ活性領域に用いて、特性の異なるトランジスタをそ
れぞれ作り分ける工程と、を少なくとも有することを特
徴とする。
のＳｉ1-XＧｅX（０≦Ｘ＜１）膜を形成する工程と、前
記Ｓｉ1-XＧｅX膜の所定の領域上に選択的に第２のＳｉ
1-YＧｅY（０＜Ｙ≦１；Ｙ＞Ｘ）膜を形成する工程と、
加熱処理を施し、前記第１のＳｉ1-XＧｅX膜および第２
のＳｉ1-YＧｅY膜を結晶化する工程と、前記第１のＳｉ
1-XＧｅX膜および第２のＳｉ1-YＧｅY膜が積層された領
域、および第１のＳｉ1-XＧｅX膜のみの領域をそれ
ぞれ活性領域に用いて、特性の異なるトランジスタをそ
れぞれ作り分ける工程と、を少なくとも有することを特
徴とする。
【００２７】（１２） 絶縁表面を有する基板上に第１
のＳｉ1-XＧｅX（０＜Ｘ≦１）膜を形成する工程と、前
記第１のＳｉ1-XＧｅX膜を所望の形状にパターニング
し、不必要な領域をエッチングにより除去する工程と、
パターニングされた前記第１のＳｉ1-XＧｅX膜上に第２
のＳｉ1-YＧｅY（０≦Ｙ＜１；Ｙ＜Ｘ）膜を形成する工
程と、加熱処理を施し、前記第２のＳｉ1-YＧｅY膜を結
晶化すると共に、第１のＳｉ1-XＧｅX膜との積層領域に
おいては、それぞれの元素を均一に拡散させる工程と、
前記第１のＳｉ1-XＧｅX膜および第２のＳｉ1-YＧｅY膜
が積層された領域、および第２のＳｉ1-YＧｅY膜のみ
の領域をそれぞれ活性領域に用いて、特性の異なるト
ランジスタをそれぞれ作り分ける工程と、を少なくとも
有することを特徴とする。
のＳｉ1-XＧｅX（０＜Ｘ≦１）膜を形成する工程と、前
記第１のＳｉ1-XＧｅX膜を所望の形状にパターニング
し、不必要な領域をエッチングにより除去する工程と、
パターニングされた前記第１のＳｉ1-XＧｅX膜上に第２
のＳｉ1-YＧｅY（０≦Ｙ＜１；Ｙ＜Ｘ）膜を形成する工
程と、加熱処理を施し、前記第２のＳｉ1-YＧｅY膜を結
晶化すると共に、第１のＳｉ1-XＧｅX膜との積層領域に
おいては、それぞれの元素を均一に拡散させる工程と、
前記第１のＳｉ1-XＧｅX膜および第２のＳｉ1-YＧｅY膜
が積層された領域、および第２のＳｉ1-YＧｅY膜のみ
の領域をそれぞれ活性領域に用いて、特性の異なるト
ランジスタをそれぞれ作り分ける工程と、を少なくとも
有することを特徴とする。
【００２８】（１３） 前記Ｇｅ濃度の低い領域を活
性領域として、表示部の画素用トランジスタを形成する
工程と、前記Ｇｅ濃度の高い領域を活性領域として、
周辺駆動回路用トランジスタを形成する工程と、を少な
くとも有することを特徴とする。
性領域として、表示部の画素用トランジスタを形成する
工程と、前記Ｇｅ濃度の高い領域を活性領域として、
周辺駆動回路用トランジスタを形成する工程と、を少な
くとも有することを特徴とする。
【００２９】（１４） 前記周辺駆動回路を構成する複
数のトランジスタの内、一部のトランジスタは、表示部
の画素用トランジスタと同様、Ｇｅ濃度の低い領域を
活性領域として形成することを特徴とする。
数のトランジスタの内、一部のトランジスタは、表示部
の画素用トランジスタと同様、Ｇｅ濃度の低い領域を
活性領域として形成することを特徴とする。
【００３０】（１５） 前記結晶化のための加熱処理の
工程を、波長４００ｎｍ以下のレーザー光を用い、該レ
ーザー光を基板上方より前記Ｓｉ1-XＧｅX膜あるいはＳ
ｉ1-YＧｅY膜表面に照射することにより行うことを特徴
とする。
工程を、波長４００ｎｍ以下のレーザー光を用い、該レ
ーザー光を基板上方より前記Ｓｉ1-XＧｅX膜あるいはＳ
ｉ1-YＧｅY膜表面に照射することにより行うことを特徴
とする。
【００３１】（１６） 前記波長４００ｎｍ以下のレー
ザー光として、波長３０８ｎｍのＸｅＣｌエキシマレー
ザーを用いることを特徴とする。
ザー光として、波長３０８ｎｍのＸｅＣｌエキシマレー
ザーを用いることを特徴とする。
【００３２】（１７） 前記Ｓｉ1-XＧｅX膜およびＳｉ
1-YＧｅY膜は、ＳｉＨ4ガスあるいはＳｉ2Ｈ6ガスとＧ
ｅＨ4ガスの混合ガスを材料として、ＣＶＤ法により形
成することを特徴とする。
1-YＧｅY膜は、ＳｉＨ4ガスあるいはＳｉ2Ｈ6ガスとＧ
ｅＨ4ガスの混合ガスを材料として、ＣＶＤ法により形
成することを特徴とする。
【００３３】（１８） 前記Ｓｉ1-XＧｅX膜の所定の領
域に選択的にＧｅ元素を導入する工程は、前記Ｓｉ1-X
ＧｅX膜全面をフォトレジストで覆い、該フォトレジス
トを所定の領域のみ開口した後、Ｇｅ+イオンドーピン
グ法により行われることを特徴とする。
域に選択的にＧｅ元素を導入する工程は、前記Ｓｉ1-X
ＧｅX膜全面をフォトレジストで覆い、該フォトレジス
トを所定の領域のみ開口した後、Ｇｅ+イオンドーピン
グ法により行われることを特徴とする。
【００３４】（１９） 前記第１のＳｉ1-XＧｅX膜およ
び第２のＳｉ1-YＧｅY膜は、大気中に曝すことなく、連
続して成膜することを特徴とする。
び第２のＳｉ1-YＧｅY膜は、大気中に曝すことなく、連
続して成膜することを特徴とする。
【００３５】（２０） 前記第１のＳｉ1-XＧｅX膜の所
定の領域上に選択的に第２のＳｉ1-YＧｅY膜を形成する
工程は、少なくともフッ化水素と過酸化水素を含む液を
エッチャントとして用い、第２のＳｉ1-YＧｅY膜を選択
的にエッチングすることにより行うことを特徴とする。
定の領域上に選択的に第２のＳｉ1-YＧｅY膜を形成する
工程は、少なくともフッ化水素と過酸化水素を含む液を
エッチャントとして用い、第２のＳｉ1-YＧｅY膜を選択
的にエッチングすることにより行うことを特徴とする。
【００３６】（２１） 前記エッチャントにより第２の
Ｓｉ1-YＧｅY膜を選択的にエッチングする際、第１のＳ
ｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜のそれぞれのゲル
マニウム分率ＸおよびＹを、Ｙ≧Ｘ＋０．２となるよう
にすることを特徴とする。
Ｓｉ1-YＧｅY膜を選択的にエッチングする際、第１のＳ
ｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜のそれぞれのゲル
マニウム分率ＸおよびＹを、Ｙ≧Ｘ＋０．２となるよう
にすることを特徴とする。
【００３７】（２２） 前記第２のＳｉ1-YＧｅY膜を波
長４００ｎｍ以下のレーザー光照射により結晶化する
際、第１のＳｉ1-XＧｅX膜上に第２のＳｉ1-YＧｅY膜が
積層された領域において、第１のＳｉ1-XＧｅX膜の少な
くとも上面が、前記レーザー光照射時に溶融状態となる
ようなエネルギーにて該レーザー光照射を行うことを特
徴とする。
長４００ｎｍ以下のレーザー光照射により結晶化する
際、第１のＳｉ1-XＧｅX膜上に第２のＳｉ1-YＧｅY膜が
積層された領域において、第１のＳｉ1-XＧｅX膜の少な
くとも上面が、前記レーザー光照射時に溶融状態となる
ようなエネルギーにて該レーザー光照射を行うことを特
徴とする。
【００３８】本発明は、絶縁表面を有する基板上に複数
のトランジスタ、特にＴＦＴを有する半導体装置におい
て、それぞれのトランジスタに要求される電気特性を満
たすため、要求される特性に応じ、その活性領域を構成
する半導体膜のバンドギャップを異ならせることを特徴
とする。周知のように、トランジスタは半導体膜のバン
ドギャップの差異により、その電気特性は大きく変化す
る。すなわち、一般的にはバンドギャップが狭いと、よ
りキャリアを励起し易くなる。したがって、素子特性と
しては、高移動度が達成できるため電流駆動能力が大き
くなる反面、オフ動作時のリーク電流が増大する。
のトランジスタ、特にＴＦＴを有する半導体装置におい
て、それぞれのトランジスタに要求される電気特性を満
たすため、要求される特性に応じ、その活性領域を構成
する半導体膜のバンドギャップを異ならせることを特徴
とする。周知のように、トランジスタは半導体膜のバン
ドギャップの差異により、その電気特性は大きく変化す
る。すなわち、一般的にはバンドギャップが狭いと、よ
りキャリアを励起し易くなる。したがって、素子特性と
しては、高移動度が達成できるため電流駆動能力が大き
くなる反面、オフ動作時のリーク電流が増大する。
【００３９】本発明はこの点に着目し、同一基板上に構
成される様々なＴＦＴにおいて、そのバンドギャップを
異ならせ、それぞれを要求される電気特性に適合させる
ことを目的とする。すなわち、あるものは高移動度と
し、また、あるものは低リーク電流にするといったよう
に、本発明により、それぞれの素子に要求されるスペッ
クを十分に満足することが可能となる。その結果、素子
が多様化した場合でも、ＴＦＴそれぞれの素子サイズを
大きく異ならせることなく、要求される特性を実現で
き、回路設計における自由度も大きくなる。
成される様々なＴＦＴにおいて、そのバンドギャップを
異ならせ、それぞれを要求される電気特性に適合させる
ことを目的とする。すなわち、あるものは高移動度と
し、また、あるものは低リーク電流にするといったよう
に、本発明により、それぞれの素子に要求されるスペッ
クを十分に満足することが可能となる。その結果、素子
が多様化した場合でも、ＴＦＴそれぞれの素子サイズを
大きく異ならせることなく、要求される特性を実現で
き、回路設計における自由度も大きくなる。
【００４０】具体的には、各トランジスタの活性領域を
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成し、ゲルマニ
ウム分率Ｘの違いにより、異なるバンドギャップを構成
することが望ましい。Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜で
あれば、ＣＶＤ法やＰＶＤ法（スパッタリング、真空蒸
着など）により容易に形成することができ、ゲルマニウ
ム分率Ｘをコントロールし易い。
Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜により構成し、ゲルマニ
ウム分率Ｘの違いにより、異なるバンドギャップを構成
することが望ましい。Ｓｉ1-XＧｅX（０≦Ｘ≦１）膜で
あれば、ＣＶＤ法やＰＶＤ法（スパッタリング、真空蒸
着など）により容易に形成することができ、ゲルマニウ
ム分率Ｘをコントロールし易い。
【００４１】本発明は、特に同一基板上に表示部と該表
示部を駆動する周辺回路を備えたドライバモノリシック
型のアクティブマトリクス液晶表示装置において有効で
ある。すなわち、周辺駆動回路用ＴＦＴの活性領域を、
表示部ＴＦＴの活性領域よりも、より小さなバンドギャ
ップを有する半導体薄膜により構成することで、周辺回
路用ＴＦＴの高移動度を達成し、高周波動作を実現でき
るとともに、表示用ＴＦＴでは低リーク電流を達成で
き、画素電極の電荷保持率が高められる。また、特公平
２−６１０３２号公報や特開平６−２５２３９８号公報
に比べ、周辺駆動回路ＴＦＴの電流駆動能力が大きく向
上するため、結果として回路の占有面積を小さくするこ
とができ、狭額縁を実現し、装置としてのコンパクト化
が図れる。
示部を駆動する周辺回路を備えたドライバモノリシック
型のアクティブマトリクス液晶表示装置において有効で
ある。すなわち、周辺駆動回路用ＴＦＴの活性領域を、
表示部ＴＦＴの活性領域よりも、より小さなバンドギャ
ップを有する半導体薄膜により構成することで、周辺回
路用ＴＦＴの高移動度を達成し、高周波動作を実現でき
るとともに、表示用ＴＦＴでは低リーク電流を達成で
き、画素電極の電荷保持率が高められる。また、特公平
２−６１０３２号公報や特開平６−２５２３９８号公報
に比べ、周辺駆動回路ＴＦＴの電流駆動能力が大きく向
上するため、結果として回路の占有面積を小さくするこ
とができ、狭額縁を実現し、装置としてのコンパクト化
が図れる。
【００４２】さらに、前記周辺駆動回路内においても、
バッファ回路などの特にオフ状態での低リーク電流が必
要な一部のトランジスタにおいては、その活性領域を画
素用トランジスタと同様の大きなバンドギャップを有す
る半導体膜により構成することで、それぞれの素子に要
求される特性をさらに最適化することができる。
バッファ回路などの特にオフ状態での低リーク電流が必
要な一部のトランジスタにおいては、その活性領域を画
素用トランジスタと同様の大きなバンドギャップを有す
る半導体膜により構成することで、それぞれの素子に要
求される特性をさらに最適化することができる。
【００４３】これらのアクティブマトリクス型表示装置
においても、各トランジスタの活性領域としてＳｉ1-X
ＧｅX（０≦Ｘ≦１）薄膜を用い、ゲルマニウム分率Ｘ
が、画素用ＴＦＴよりも周辺駆動回路用ＴＦＴの方がよ
り大きくなるよう構成することが望ましい。このとき、
画素用ＴＦＴの活性領域におけるゲルマニウム分率Ｘと
して、特に０（意識的にＧｅを導入しない）であれば、
Ｓｉ1-XＧｅX薄膜として最もバンドギャップが大きな状
態であり、ＴＦＴとしてはリーク電流の最も小さい状態
となる。この膜を結晶化させたところ、移動度としては
２０〜１００ｃｍ2／Ｖｓの値が得られており、画素用
ＴＦＴとして、電流駆動能力は十分である。したがっ
て、オフ動作時のリーク電流の小さいことが第１に求め
られるため、画素用ＴＦＴの活性領域におけるゲルマニ
ウム分率Ｘとして、特に０であることが最も望ましい。
においても、各トランジスタの活性領域としてＳｉ1-X
ＧｅX（０≦Ｘ≦１）薄膜を用い、ゲルマニウム分率Ｘ
が、画素用ＴＦＴよりも周辺駆動回路用ＴＦＴの方がよ
り大きくなるよう構成することが望ましい。このとき、
画素用ＴＦＴの活性領域におけるゲルマニウム分率Ｘと
して、特に０（意識的にＧｅを導入しない）であれば、
Ｓｉ1-XＧｅX薄膜として最もバンドギャップが大きな状
態であり、ＴＦＴとしてはリーク電流の最も小さい状態
となる。この膜を結晶化させたところ、移動度としては
２０〜１００ｃｍ2／Ｖｓの値が得られており、画素用
ＴＦＴとして、電流駆動能力は十分である。したがっ
て、オフ動作時のリーク電流の小さいことが第１に求め
られるため、画素用ＴＦＴの活性領域におけるゲルマニ
ウム分率Ｘとして、特に０であることが最も望ましい。
【００４４】周辺駆動回路内でも、特にシフトレジスタ
部においては、各ＴＦＴに最低１５０ｃｍ2／Ｖｓ以上
の高移動度が必要とされる。図５に、実験により求めた
ＴＦＴの電界効果移動度と、その活性領域を構成するＳ
ｉ1-XＧｅX薄膜のゲルマニウム分率Ｘとの関係を示す。
横軸は、ゲルマニウム分率Ｘで、縦軸は電界効果移動
度、そして各プロット点はその平均値であり、エラーバ
ーによりばらつきを示してある。ゲルマニウム分率Ｘが
０でも、結晶化条件の最適化などで何とか上記の値を達
成することはできるが、図５からもわかるように、ばら
つきを含め、均一に且つ安定してこの特性を維持するに
は、Ｘの値として、０．１以上であることが特に望まし
い。また、ゲルマニウム分率Ｘの値が大きくなると、ゲ
ート絶縁膜として使用される酸化ケイ素膜との相性が次
第に悪くなり、界面特性が悪くなっていく。その結果と
して、図５に見られるように電界効果移動度において
も、Ｘがある値以上ではばらつきが大きくなり、移動度
自体も悪くなる。図５から、Ｘの値が０．３程度で特性
はほぼ飽和し、その後悪化することがわかる。ゲート絶
縁膜として酸化ゲルマニウム膜を使用することも考えら
れるが、酸化ゲルマニウム膜はリーキーな膜であり、ゲ
ート絶縁膜としての使用は難しい。信頼性を含めて考え
た場合、ゲート絶縁膜として酸化ケイ素膜を用い、ゲル
マニウム分率Ｘの値は０．３以下として用いることが望
ましい。したがって、本発明における周辺駆動回路部Ｔ
ＦＴ活性領域におけるゲルマニウム分率Ｘとしては、
０．１から０．３の範囲内が好適であることになる。
部においては、各ＴＦＴに最低１５０ｃｍ2／Ｖｓ以上
の高移動度が必要とされる。図５に、実験により求めた
ＴＦＴの電界効果移動度と、その活性領域を構成するＳ
ｉ1-XＧｅX薄膜のゲルマニウム分率Ｘとの関係を示す。
横軸は、ゲルマニウム分率Ｘで、縦軸は電界効果移動
度、そして各プロット点はその平均値であり、エラーバ
ーによりばらつきを示してある。ゲルマニウム分率Ｘが
０でも、結晶化条件の最適化などで何とか上記の値を達
成することはできるが、図５からもわかるように、ばら
つきを含め、均一に且つ安定してこの特性を維持するに
は、Ｘの値として、０．１以上であることが特に望まし
い。また、ゲルマニウム分率Ｘの値が大きくなると、ゲ
ート絶縁膜として使用される酸化ケイ素膜との相性が次
第に悪くなり、界面特性が悪くなっていく。その結果と
して、図５に見られるように電界効果移動度において
も、Ｘがある値以上ではばらつきが大きくなり、移動度
自体も悪くなる。図５から、Ｘの値が０．３程度で特性
はほぼ飽和し、その後悪化することがわかる。ゲート絶
縁膜として酸化ゲルマニウム膜を使用することも考えら
れるが、酸化ゲルマニウム膜はリーキーな膜であり、ゲ
ート絶縁膜としての使用は難しい。信頼性を含めて考え
た場合、ゲート絶縁膜として酸化ケイ素膜を用い、ゲル
マニウム分率Ｘの値は０．３以下として用いることが望
ましい。したがって、本発明における周辺駆動回路部Ｔ
ＦＴ活性領域におけるゲルマニウム分率Ｘとしては、
０．１から０．３の範囲内が好適であることになる。
【００４５】これらＳｉ1-XＧｅX薄膜は、その結晶化法
の相違によりその特性が異なる。Ｓｉ1-XＧｅX薄膜の吸
収帯である波長４００ｎｍ以下のレーザー光を用いる
と、Ｓｉ1-XＧｅX薄膜のみにそのエネルギーを集中的に
与えることができ、下層のガラス基板に熱的ダメージを
与えることなく、Ｓｉ1-XＧｅX薄膜を高品質に結晶化す
ることができる。この過程において、Ｓｉ1-XＧｅX薄膜
は瞬間的に溶融し、固化する際に結晶化が進むため、一
般的に行われる６００℃程度の熱処理による固相結晶化
されたものに比べ、結晶粒内は結晶欠陥のほとんどない
単結晶に近い状態であり、結晶粒界部のトラップ密度も
低い高品質な結晶性膜となっている。（固相結晶化によ
り結晶化された膜は、その結晶粒内に双晶構造に伴う双
晶欠陥が多数あり、結晶粒界は不純物や不対結合手など
の吹き溜まりとなっている。）また、Ｓｉ1-XＧｅX薄膜
（Ｘ＞０）は、Ｘ＝０の際の１００％ケイ素膜に比べ、
その融点（Ｓｉ；１４１４℃、Ｇｅ；９５８℃、Ｘに比
例してこの範囲内で変わる）が低くなっており、上記固
化過程がゆっくりと進む。その結果として、各結晶粒は
大きく成長し、結晶性はさらに良好なものとなる。
の相違によりその特性が異なる。Ｓｉ1-XＧｅX薄膜の吸
収帯である波長４００ｎｍ以下のレーザー光を用いる
と、Ｓｉ1-XＧｅX薄膜のみにそのエネルギーを集中的に
与えることができ、下層のガラス基板に熱的ダメージを
与えることなく、Ｓｉ1-XＧｅX薄膜を高品質に結晶化す
ることができる。この過程において、Ｓｉ1-XＧｅX薄膜
は瞬間的に溶融し、固化する際に結晶化が進むため、一
般的に行われる６００℃程度の熱処理による固相結晶化
されたものに比べ、結晶粒内は結晶欠陥のほとんどない
単結晶に近い状態であり、結晶粒界部のトラップ密度も
低い高品質な結晶性膜となっている。（固相結晶化によ
り結晶化された膜は、その結晶粒内に双晶構造に伴う双
晶欠陥が多数あり、結晶粒界は不純物や不対結合手など
の吹き溜まりとなっている。）また、Ｓｉ1-XＧｅX薄膜
（Ｘ＞０）は、Ｘ＝０の際の１００％ケイ素膜に比べ、
その融点（Ｓｉ；１４１４℃、Ｇｅ；９５８℃、Ｘに比
例してこの範囲内で変わる）が低くなっており、上記固
化過程がゆっくりと進む。その結果として、各結晶粒は
大きく成長し、結晶性はさらに良好なものとなる。
【００４６】さて、本発明を実際に行うための製造方法
としては、大きく分けて下記の４つの方法がある。
としては、大きく分けて下記の４つの方法がある。
【００４７】第１の方法としては、絶縁表面を有する基
板上にＳｉ1-XＧｅX膜を形成し、該Ｓｉ1-XＧｅX膜の所
定の領域に選択的にＧｅ元素を導入することで、ゲルマ
ニウム分率Ｘの異なる領域を作り分ける方法がある。こ
のときのＧｅ選択導入は、Ｓｉ1-XＧｅX膜全面をフォト
レジストで覆い、該フォトレジストを所定の領域のみ開
口した後、Ｇｅ+イオンドーピング法により行えば、Ｇ
ｅ濃度を確実に制御・管理でき、余分な成膜工程も要ら
ず、高い生産性を実現することができる。
板上にＳｉ1-XＧｅX膜を形成し、該Ｓｉ1-XＧｅX膜の所
定の領域に選択的にＧｅ元素を導入することで、ゲルマ
ニウム分率Ｘの異なる領域を作り分ける方法がある。こ
のときのＧｅ選択導入は、Ｓｉ1-XＧｅX膜全面をフォト
レジストで覆い、該フォトレジストを所定の領域のみ開
口した後、Ｇｅ+イオンドーピング法により行えば、Ｇ
ｅ濃度を確実に制御・管理でき、余分な成膜工程も要ら
ず、高い生産性を実現することができる。
【００４８】次に加熱処理を施し、該Ｓｉ1-XＧｅX膜全
面を結晶化する訳であるが、このときの加熱処理工程
は、波長４００ｎｍ以下のレーザー光を用い、このレー
ザー光を基板上方よりＳｉ1-XＧｅX膜表面に照射するこ
とにより行うことが、上述の理由から望ましい。特に、
前記波長４００ｎｍ以下のレーザー光として、波長３０
８ｎｍのＸｅＣｌエキシマレーザーを用いると、結晶化
効率が高い上、レーザー出力の安定性がよく、レーザー
ガス寿命（メンテサイクル）も長いため、数あるレーザ
ーの中でも特に優れた生産性が得られ、常時安定した特
性の半導体装置が製造できる。
面を結晶化する訳であるが、このときの加熱処理工程
は、波長４００ｎｍ以下のレーザー光を用い、このレー
ザー光を基板上方よりＳｉ1-XＧｅX膜表面に照射するこ
とにより行うことが、上述の理由から望ましい。特に、
前記波長４００ｎｍ以下のレーザー光として、波長３０
８ｎｍのＸｅＣｌエキシマレーザーを用いると、結晶化
効率が高い上、レーザー出力の安定性がよく、レーザー
ガス寿命（メンテサイクル）も長いため、数あるレーザ
ーの中でも特に優れた生産性が得られ、常時安定した特
性の半導体装置が製造できる。
【００４９】第２の方法としては、絶縁表面を有する基
板上に第１のＳｉ1-XＧｅX膜を堆積し、後の素子領域と
なるよう島状に形成した後、第２のＳｉ1-YＧｅY（Ｙ＞
Ｘ）膜を堆積し、同じく島状に形成することで、ゲルマ
ニウム分率の異なる領域を作り分ける方法である。この
方法では、島状に形成された第１のＳｉ1-XＧｅX膜上に
第２のＳｉ1-YＧｅY膜を全面形成した後、エッチング除
去して、第２のＳｉ1-YＧｅY膜による島状領域を形成す
るのであるが、この際のエッチングは、第１のＳｉ1-X
ＧｅX膜の島状領域を残すように行わねばならない。し
たがって、その際のエッチャントとしては、第１のＳｉ
1-XＧｅX膜と第２のＳｉ1-YＧｅY膜とでエッチング選択
性があるものが望まれる。この際のエッチャントとし
て、少なくともフッ化水素と過酸化水素を含む液を用い
ることで、ゲルマニウム分率の違いによるエッチング選
択性を確保でき、第２のＳｉ1-YＧｅY膜のみを選択的に
エッチングすることができる。このときのエッチング選
択比は、第１のＳｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜
のそれぞれのゲルマニウム分率ＸおよびＹの差に大きく
依存している。安定して第２のＳｉ1-YＧｅY膜のみを選
択エッチングするためには、第１のＳｉ1-XＧｅX膜に対
して５以上のエッチング選択比が必要であり、Ｙ≧Ｘ＋
０．２とすることでその値を達成することができる。
板上に第１のＳｉ1-XＧｅX膜を堆積し、後の素子領域と
なるよう島状に形成した後、第２のＳｉ1-YＧｅY（Ｙ＞
Ｘ）膜を堆積し、同じく島状に形成することで、ゲルマ
ニウム分率の異なる領域を作り分ける方法である。この
方法では、島状に形成された第１のＳｉ1-XＧｅX膜上に
第２のＳｉ1-YＧｅY膜を全面形成した後、エッチング除
去して、第２のＳｉ1-YＧｅY膜による島状領域を形成す
るのであるが、この際のエッチングは、第１のＳｉ1-X
ＧｅX膜の島状領域を残すように行わねばならない。し
たがって、その際のエッチャントとしては、第１のＳｉ
1-XＧｅX膜と第２のＳｉ1-YＧｅY膜とでエッチング選択
性があるものが望まれる。この際のエッチャントとし
て、少なくともフッ化水素と過酸化水素を含む液を用い
ることで、ゲルマニウム分率の違いによるエッチング選
択性を確保でき、第２のＳｉ1-YＧｅY膜のみを選択的に
エッチングすることができる。このときのエッチング選
択比は、第１のＳｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜
のそれぞれのゲルマニウム分率ＸおよびＹの差に大きく
依存している。安定して第２のＳｉ1-YＧｅY膜のみを選
択エッチングするためには、第１のＳｉ1-XＧｅX膜に対
して５以上のエッチング選択比が必要であり、Ｙ≧Ｘ＋
０．２とすることでその値を達成することができる。
【００５０】その後、加熱処理を施し、第１のＳｉ1-X
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化するので
あるが、この工程は第１の方法と同様、波長４００ｎｍ
以下のレーザー光、特に波長３０８ｎｍのＸｅＣｌエキ
シマレーザー光を用いるのが望ましい。
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化するので
あるが、この工程は第１の方法と同様、波長４００ｎｍ
以下のレーザー光、特に波長３０８ｎｍのＸｅＣｌエキ
シマレーザー光を用いるのが望ましい。
【００５１】第３の方法としては、絶縁表面を有する基
板上に第１のＳｉ1-XＧｅX膜を形成し、該Ｓｉ1-XＧｅX
膜の所定の領域上に選択的に第２のＳｉ1-YＧｅY（Ｙ＞
Ｘ）膜を形成することで、ゲルマニウム分率の異なる領
域を作り分ける方法である。この方法では、一部のＴＦ
Ｔにおいて、活性領域が第１のＳｉ1-XＧｅX膜＼第２の
Ｓｉ1-YＧｅY膜の積層構造となるため、第１のＳｉ1-X
ＧｅX膜＼第２のＳｉ1-YＧｅY膜界面に不純物などによ
るトラップ準位があることは、好ましくない。特に大気
中の酸素はＳｉ1-XＧｅX膜に取り込まれやすく、膜中で
ドナーレベルを形成することが知られている。これを防
ぐため、第１のＳｉ1-XＧｅX膜および第２のＳｉ1-YＧ
ｅY膜を、大気中に曝すことなく、連続して成膜するこ
とが望ましい。
板上に第１のＳｉ1-XＧｅX膜を形成し、該Ｓｉ1-XＧｅX
膜の所定の領域上に選択的に第２のＳｉ1-YＧｅY（Ｙ＞
Ｘ）膜を形成することで、ゲルマニウム分率の異なる領
域を作り分ける方法である。この方法では、一部のＴＦ
Ｔにおいて、活性領域が第１のＳｉ1-XＧｅX膜＼第２の
Ｓｉ1-YＧｅY膜の積層構造となるため、第１のＳｉ1-X
ＧｅX膜＼第２のＳｉ1-YＧｅY膜界面に不純物などによ
るトラップ準位があることは、好ましくない。特に大気
中の酸素はＳｉ1-XＧｅX膜に取り込まれやすく、膜中で
ドナーレベルを形成することが知られている。これを防
ぐため、第１のＳｉ1-XＧｅX膜および第２のＳｉ1-YＧ
ｅY膜を、大気中に曝すことなく、連続して成膜するこ
とが望ましい。
【００５２】したがって、第１のＳｉ1-XＧｅX膜および
第２のＳｉ1-YＧｅY膜は連続して成膜し、その後上層の
第２のＳｉ1-YＧｅY膜を所定の領域以外エッチング除去
することが必要であるが、この際もエッチャントとして
第１のＳｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜とでエッ
チング選択性があるものが望まれる。よって、第２の方
法同様、エッチャントとして、少なくともフッ化水素と
過酸化水素を含む液を用い、第１のＳｉ1-XＧｅX膜と第
２のＳｉ1-YＧｅY膜のそれぞれのゲルマニウム分率Ｘお
よびＹの差をＹ＞Ｘ＋０．２とするのが望ましい。
第２のＳｉ1-YＧｅY膜は連続して成膜し、その後上層の
第２のＳｉ1-YＧｅY膜を所定の領域以外エッチング除去
することが必要であるが、この際もエッチャントとして
第１のＳｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜とでエッ
チング選択性があるものが望まれる。よって、第２の方
法同様、エッチャントとして、少なくともフッ化水素と
過酸化水素を含む液を用い、第１のＳｉ1-XＧｅX膜と第
２のＳｉ1-YＧｅY膜のそれぞれのゲルマニウム分率Ｘお
よびＹの差をＹ＞Ｘ＋０．２とするのが望ましい。
【００５３】その後、加熱処理を施し、第１のＳｉ1-X
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化するので
あるが、この工程は第１、第２の方法と同様、波長４０
０ｎｍ以下のレーザー光、特に波長３０８ｎｍのＸｅＣ
ｌエキシマレーザー光を用いるのが望ましい。
ＧｅX膜および第２のＳｉ1-YＧｅY膜を結晶化するので
あるが、この工程は第１、第２の方法と同様、波長４０
０ｎｍ以下のレーザー光、特に波長３０８ｎｍのＸｅＣ
ｌエキシマレーザー光を用いるのが望ましい。
【００５４】第４の方法としては、絶縁表面を有する基
板上に第１のＳｉ1-XＧｅX膜を形成し、所望の形状にパ
ターニングした後、パターニングされた第１のＳｉ1-X
ＧｅX膜を覆うように第２のＳｉ1-YＧｅY（Ｙ＜Ｘ）膜
を形成することで、ゲルマニウム分率の異なる領域を作
り分ける方法である。この方法においては、ＴＦＴのチ
ャネル面となる膜上面が、共にゲルマニウム分率の低い
第２のＳｉ1-YＧｅY膜により構成されるため、引き続き
行われる結晶化のための熱処理工程において、第１のＳ
ｉ1-XＧｅX膜＼第２のＳｉ1-YＧｅY膜の積層領域で、そ
れぞれの元素を均一に拡散させる必要がある。そのため
には、結晶化工程において、波長４００ｎｍ以下のレー
ザー光、特に波長３０８ｎｍのＸｅＣｌエキシマレーザ
ー光を用いるのはもちろん、第１のＳｉ1-XＧｅX膜＼第
２のＳｉ1-YＧｅY膜積層領域において、下層の第１のＳ
ｉ1-XＧｅX膜の少なくとも上面が、レーザー光照射時に
溶融状態となるようなエネルギーにて該レーザー光照射
を行うことが望ましい。これにより、第１のＳｉ1-XＧ
ｅX膜＼第２のＳｉ1-YＧｅY膜は十分に混ざり合い、そ
の結果、それぞれの元素は均一に拡散される。
板上に第１のＳｉ1-XＧｅX膜を形成し、所望の形状にパ
ターニングした後、パターニングされた第１のＳｉ1-X
ＧｅX膜を覆うように第２のＳｉ1-YＧｅY（Ｙ＜Ｘ）膜
を形成することで、ゲルマニウム分率の異なる領域を作
り分ける方法である。この方法においては、ＴＦＴのチ
ャネル面となる膜上面が、共にゲルマニウム分率の低い
第２のＳｉ1-YＧｅY膜により構成されるため、引き続き
行われる結晶化のための熱処理工程において、第１のＳ
ｉ1-XＧｅX膜＼第２のＳｉ1-YＧｅY膜の積層領域で、そ
れぞれの元素を均一に拡散させる必要がある。そのため
には、結晶化工程において、波長４００ｎｍ以下のレー
ザー光、特に波長３０８ｎｍのＸｅＣｌエキシマレーザ
ー光を用いるのはもちろん、第１のＳｉ1-XＧｅX膜＼第
２のＳｉ1-YＧｅY膜積層領域において、下層の第１のＳ
ｉ1-XＧｅX膜の少なくとも上面が、レーザー光照射時に
溶融状態となるようなエネルギーにて該レーザー光照射
を行うことが望ましい。これにより、第１のＳｉ1-XＧ
ｅX膜＼第２のＳｉ1-YＧｅY膜は十分に混ざり合い、そ
の結果、それぞれの元素は均一に拡散される。
【００５５】第１から第４の方法全般において、Ｓｉ
1-XＧｅX膜およびＳｉ1-YＧｅY膜は、ＳｉＨ4ガスある
いはＳｉ2Ｈ6ガスとＧｅＨ4ガスの混合ガスを材料とし
て、ＣＶＤ法により形成することが望ましい。この成膜
法であれば、成膜時にそれぞれの材料ガスの流量比を変
えることで容易に、しかも連続的にゲルマニウム分率Ｘ
およびＹを変えることができ、安定して確実な制御が可
能であるからである。
1-XＧｅX膜およびＳｉ1-YＧｅY膜は、ＳｉＨ4ガスある
いはＳｉ2Ｈ6ガスとＧｅＨ4ガスの混合ガスを材料とし
て、ＣＶＤ法により形成することが望ましい。この成膜
法であれば、成膜時にそれぞれの材料ガスの流量比を変
えることで容易に、しかも連続的にゲルマニウム分率Ｘ
およびＹを変えることができ、安定して確実な制御が可
能であるからである。
【００５６】
〔実施の形態１〕本発明を用いた第１の実施の形態につ
いて説明する。本実施例では、ドライバモノリシック型
アクティブマトリクス液晶表示装置を例にとり、その画
素ＴＦＴと周辺駆動回路用ＴＦＴを実際にどのように作
り分けるのか説明する。なお、本実施例は、上記液晶表
示装置だけでなく、一般に言われる薄膜集積回路全般に
適用することができる。
いて説明する。本実施例では、ドライバモノリシック型
アクティブマトリクス液晶表示装置を例にとり、その画
素ＴＦＴと周辺駆動回路用ＴＦＴを実際にどのように作
り分けるのか説明する。なお、本実施例は、上記液晶表
示装置だけでなく、一般に言われる薄膜集積回路全般に
適用することができる。
【００５７】以下において、図１に示すのが、本実施例
で説明するＴＦＴの作製工程の概要を示す断面図であ
り、（ａ）→（ｆ）の順にしたがって工程が順次進行す
る。
で説明するＴＦＴの作製工程の概要を示す断面図であ
り、（ａ）→（ｆ）の順にしたがって工程が順次進行す
る。
【００５８】本発明の実施の形態では、絶縁性基板とし
てガラス基板を用いる。石英基板を使用すれば、１２０
０℃程度の高温プロセスも可能であるが、石英基板は高
価である。ガラス基板は歪点が低いため、プロセス温度
は約６００℃に制限されるが、大面積で安価であめ点で
有利である。
てガラス基板を用いる。石英基板を使用すれば、１２０
０℃程度の高温プロセスも可能であるが、石英基板は高
価である。ガラス基板は歪点が低いため、プロセス温度
は約６００℃に制限されるが、大面積で安価であめ点で
有利である。
【００５９】まず、図１（ａ）に示すように、ガラス等
の絶縁性基板１０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素（ＳｉＯ2）からな
る下地膜１０２を形成する。この酸化ケイ素膜は、絶縁
性基板から半導体膜への不純物の拡散を防ぐために設け
られる。次に減圧ＣＶＤ法あるいはプラズマＣＶＤ法に
より、厚さ２５〜１００ｎｍ、例えば５０ｎｍの真性
（Ｉ型）の非晶質半導体膜として非晶質ケイ素膜である
ａ−Ｓｉ膜１０３を成膜する。本実施例では、Ｓｉ2Ｈ6
ガスを材料とし、基板温度４５０℃として、０．５Ｔｏ
ｒｒの減圧ＣＶＤ法にて実際に成膜した。
の絶縁性基板１０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素（ＳｉＯ2）からな
る下地膜１０２を形成する。この酸化ケイ素膜は、絶縁
性基板から半導体膜への不純物の拡散を防ぐために設け
られる。次に減圧ＣＶＤ法あるいはプラズマＣＶＤ法に
より、厚さ２５〜１００ｎｍ、例えば５０ｎｍの真性
（Ｉ型）の非晶質半導体膜として非晶質ケイ素膜である
ａ−Ｓｉ膜１０３を成膜する。本実施例では、Ｓｉ2Ｈ6
ガスを材料とし、基板温度４５０℃として、０．５Ｔｏ
ｒｒの減圧ＣＶＤ法にて実際に成膜した。
【００６０】次に、図１（ｂ）に示すように、不要な部
分のａ−Ｓｉ膜１０３を除去して素子間分離を行い、後
にＴＦＴの活性領域（ソース／ドレイン領域、チャネル
領域）を形成する部分に島状領域１０ａ、および１０ｂ
を成形する。そして、このａ−Ｓｉの島状領域１０ａ、
１０ｂを覆うように感光性樹脂等のフォトレジストを塗
布し、一方の島状領域１０ａのみにフォトレジストが残
存するように露光・現像してマスク膜１０４とする。そ
の結果、図１（ｃ）に示すように、フォトレジストのマ
スク膜１０４により一部の島状領域１０ａは覆われ、そ
れ以外の島状領域１０ｂは露呈される。その後、図１
（ｃ）に示すように、イオンドーピング法によって、Ｇ
ｅ元素１０５を注入する。ドーピングガスとして、ゲル
マン（ＧｅＨ4）を用い、加速電圧を１０〜４０ｋＶ、
例えば２０ｋＶとし、ドーズ量は５×１０16〜５×１０
17ｃｍ-2、例えば２×１０16ｃｍ-2とする。この工程に
より、マスク膜１０４に覆われた島状領域１０ａはＧｅ
元素が注入されず、露呈した島状領域１０ｂにのみＧｅ
元素が注入される。この結果、島状領域１０ａは非晶質
半導体、即ちａ−Ｓｉのままであり、島状領域１０ｂは
ＳｉＧｅ混晶状態に変化しａ−ＳｉＧｅ島状領域１０ｃ
となる。このときのａ−ＳｉＧｅ島状領域１０ｃのケイ
素に対するゲルマニウム分率は約０．１である。
分のａ−Ｓｉ膜１０３を除去して素子間分離を行い、後
にＴＦＴの活性領域（ソース／ドレイン領域、チャネル
領域）を形成する部分に島状領域１０ａ、および１０ｂ
を成形する。そして、このａ−Ｓｉの島状領域１０ａ、
１０ｂを覆うように感光性樹脂等のフォトレジストを塗
布し、一方の島状領域１０ａのみにフォトレジストが残
存するように露光・現像してマスク膜１０４とする。そ
の結果、図１（ｃ）に示すように、フォトレジストのマ
スク膜１０４により一部の島状領域１０ａは覆われ、そ
れ以外の島状領域１０ｂは露呈される。その後、図１
（ｃ）に示すように、イオンドーピング法によって、Ｇ
ｅ元素１０５を注入する。ドーピングガスとして、ゲル
マン（ＧｅＨ4）を用い、加速電圧を１０〜４０ｋＶ、
例えば２０ｋＶとし、ドーズ量は５×１０16〜５×１０
17ｃｍ-2、例えば２×１０16ｃｍ-2とする。この工程に
より、マスク膜１０４に覆われた島状領域１０ａはＧｅ
元素が注入されず、露呈した島状領域１０ｂにのみＧｅ
元素が注入される。この結果、島状領域１０ａは非晶質
半導体、即ちａ−Ｓｉのままであり、島状領域１０ｂは
ＳｉＧｅ混晶状態に変化しａ−ＳｉＧｅ島状領域１０ｃ
となる。このときのａ−ＳｉＧｅ島状領域１０ｃのケイ
素に対するゲルマニウム分率は約０．１である。
【００６１】次に、マスク膜１０４を除去した後、図１
（ｄ）に示すように、上方よりレーザー光１０６を基板
全面に照射する。これにより、非晶質ケイ素膜（ａ−Ｓ
ｉ）の島状領域１０ａは結晶化され結晶性Ｓｉ領域１０
αに、またａ−ＳｉＧｅ島状領域１０ｃは結晶性ＳｉＧ
ｅ領域１０βになる。このときのレーザー光としては、
ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅
４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、照
射時に基板を１５０〜４５０℃、例えば４００℃に加熱
し、エネルギー密度２００〜４００ｍＪ／ｃｍ2、例え
ば２８０ｍＪ／ｃｍ2にて１ケ所につき１０回照射し
た。この条件にて結晶化された結晶性Ｓｉ領域１０α、
および結晶性ＳｉＧｅ領域１０βの結晶粒径は、前者が
８０〜１００ｎｍ程度、後者が１５０〜２００ｎｍ程度
であり、結晶粒内は共に欠陥が少なく、良好なものであ
った。
（ｄ）に示すように、上方よりレーザー光１０６を基板
全面に照射する。これにより、非晶質ケイ素膜（ａ−Ｓ
ｉ）の島状領域１０ａは結晶化され結晶性Ｓｉ領域１０
αに、またａ−ＳｉＧｅ島状領域１０ｃは結晶性ＳｉＧ
ｅ領域１０βになる。このときのレーザー光としては、
ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅
４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、照
射時に基板を１５０〜４５０℃、例えば４００℃に加熱
し、エネルギー密度２００〜４００ｍＪ／ｃｍ2、例え
ば２８０ｍＪ／ｃｍ2にて１ケ所につき１０回照射し
た。この条件にて結晶化された結晶性Ｓｉ領域１０α、
および結晶性ＳｉＧｅ領域１０βの結晶粒径は、前者が
８０〜１００ｎｍ程度、後者が１５０〜２００ｎｍ程度
であり、結晶粒内は共に欠陥が少なく、良好なものであ
った。
【００６２】次に、上記結晶性Ｓｉ領域１０αおよび結
晶性ＳｉＧｅ領域１０βを覆うように厚さ２０〜１５０
ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁
膜１０７として成膜する。酸化ケイ素膜の形成には、こ
こではＴＥＯＳ（ＴｅｔｒａＥｔｈｏｘｙ Ｏｒｔｈｏ
Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温
度１５０〜６００℃、好ましくは３００〜４００℃で、
ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥ
ＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もし
くは常圧ＣＶＤ法によって、基板温度を３５０〜６００
℃、好ましくは４００〜５５０℃として形成してもよ
い。成膜後、ゲート絶縁膜自身のバルク特性および結晶
性Ｓｉ膜および結晶性ＳｉＧｅ膜＼ゲート絶縁膜の界面
特性を向上するために、不活性ガス雰囲気下で４００〜
６００℃で１〜６時間アニールを行った。
晶性ＳｉＧｅ領域１０βを覆うように厚さ２０〜１５０
ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁
膜１０７として成膜する。酸化ケイ素膜の形成には、こ
こではＴＥＯＳ（ＴｅｔｒａＥｔｈｏｘｙ Ｏｒｔｈｏ
Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温
度１５０〜６００℃、好ましくは３００〜４００℃で、
ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥ
ＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もし
くは常圧ＣＶＤ法によって、基板温度を３５０〜６００
℃、好ましくは４００〜５５０℃として形成してもよ
い。成膜後、ゲート絶縁膜自身のバルク特性および結晶
性Ｓｉ膜および結晶性ＳｉＧｅ膜＼ゲート絶縁膜の界面
特性を向上するために、不活性ガス雰囲気下で４００〜
６００℃で１〜６時間アニールを行った。
【００６３】引き続いて、スパッタリング法によって、
厚さ３００〜６００ｎｍ、例えば４００ｎｍのアルミニ
ウムを成膜する。そして、アルミニウム膜をパターニン
グして、結晶性Ｓｉ領域１０α上にゲート電極１０８、
結晶性ＳｉＧｅ領域１０β上にゲート電極１０９を形成
する。さらに、このアルミニウムの電極の表面を陽極酸
化して、表面に酸化物層１１０、１１１を形成する。こ
の状態が図１（Ｅ）に相当する。陽極酸化は、酒石酸が
１〜５％含まれたエチレングリコール溶液中で行い、最
初一定電流で２２０Ｖまで電圧を上げ、その状態で１時
間保持して終了させる。得られた酸化物層１１０および
１１１の厚さは２００ｎｍである。なお、この酸化物層
１１０および１１１の膜厚は、後のイオンドーピング工
程において、オフセットゲート領域を形成する厚さを決
定するので、オフセットゲート領域の長さを上記陽極酸
化工程で決めることができる。
厚さ３００〜６００ｎｍ、例えば４００ｎｍのアルミニ
ウムを成膜する。そして、アルミニウム膜をパターニン
グして、結晶性Ｓｉ領域１０α上にゲート電極１０８、
結晶性ＳｉＧｅ領域１０β上にゲート電極１０９を形成
する。さらに、このアルミニウムの電極の表面を陽極酸
化して、表面に酸化物層１１０、１１１を形成する。こ
の状態が図１（Ｅ）に相当する。陽極酸化は、酒石酸が
１〜５％含まれたエチレングリコール溶液中で行い、最
初一定電流で２２０Ｖまで電圧を上げ、その状態で１時
間保持して終了させる。得られた酸化物層１１０および
１１１の厚さは２００ｎｍである。なお、この酸化物層
１１０および１１１の膜厚は、後のイオンドーピング工
程において、オフセットゲート領域を形成する厚さを決
定するので、オフセットゲート領域の長さを上記陽極酸
化工程で決めることができる。
【００６４】次に、イオンドーピング法によって、結晶
性Ｓｉ領域１０α、結晶性ＳｉＧｅ領域１０βにゲート
電極１０８、１０９とその周囲の酸化物層１１０、１１
１をマスクとして不純物（リン）を注入する。ドーピン
グガスとして、フォスフィン（ＰＨ3）を用い、加速電
圧を６０〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は
１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ
-2とする。この工程により、ゲート電極１０８、酸化物
層１１０あるいはゲート電極１０９、酸化物層１１１に
マスクされ不純物が注入されない領域は、それぞれ後に
画素用ＴＦＴのチャネル領域１１２、及び周辺駆動回路
用ＴＦＴのチャネル領域１１３となり、リンが注入され
たＮ型不純物領域は後の画素用ＴＦＴのソース・ドレイ
ン領域１１４、１１５、及び周辺駆動回路用ＴＦＴのチ
ャネル領域１１６、１１７となる。
性Ｓｉ領域１０α、結晶性ＳｉＧｅ領域１０βにゲート
電極１０８、１０９とその周囲の酸化物層１１０、１１
１をマスクとして不純物（リン）を注入する。ドーピン
グガスとして、フォスフィン（ＰＨ3）を用い、加速電
圧を６０〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は
１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ
-2とする。この工程により、ゲート電極１０８、酸化物
層１１０あるいはゲート電極１０９、酸化物層１１１に
マスクされ不純物が注入されない領域は、それぞれ後に
画素用ＴＦＴのチャネル領域１１２、及び周辺駆動回路
用ＴＦＴのチャネル領域１１３となり、リンが注入され
たＮ型不純物領域は後の画素用ＴＦＴのソース・ドレイ
ン領域１１４、１１５、及び周辺駆動回路用ＴＦＴのチ
ャネル領域１１６、１１７となる。
【００６５】このとき、周辺駆動回路を構成する複数の
ＴＦＴにおいて、ＣＭＯＳ構造のようにＮチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴを相補的に構成する必要があ
る際には、上記ドーピングに際して、ドーピングが不要
な領域をそれぞれフォトレジストで覆うことによって、
それぞれの元素を選択的にドーピングする。すなわち、
リンのドーピングに際しては後にＰ型ＴＦＴとなる活性
領域をフォトレジストでマスクし、逆にホウ素のドーピ
ングに際してはＮ型ＴＦＴの活性領域をマスクする。こ
の結果、Ｎ型不純物領域とＰ型不純物領域が形成され、
Ｎ型ＴＦＴとＰ型ＴＦＴとを形成することができる。
ＴＦＴにおいて、ＣＭＯＳ構造のようにＮチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴを相補的に構成する必要があ
る際には、上記ドーピングに際して、ドーピングが不要
な領域をそれぞれフォトレジストで覆うことによって、
それぞれの元素を選択的にドーピングする。すなわち、
リンのドーピングに際しては後にＰ型ＴＦＴとなる活性
領域をフォトレジストでマスクし、逆にホウ素のドーピ
ングに際してはＮ型ＴＦＴの活性領域をマスクする。こ
の結果、Ｎ型不純物領域とＰ型不純物領域が形成され、
Ｎ型ＴＦＴとＰ型ＴＦＴとを形成することができる。
【００６６】その後、図１（ｅ）に示すように、レーザ
ー光１０６を再度照射し、イオン注入した不純物の活性
化を行うと同時に、上記の不純物導入工程で結晶性が劣
化した部分の結晶性を改善させる。この際の条件として
は、ＸｅＣｌエキシマレーザーを用い、エネルギー密度
１５０〜４００ｍＪ／ｃｍ2、好ましくは２００〜２５
０ｍＪ／ｃｍ2で照射を行った。こうして形成されたＮ
型不純物（リン）を注入したソース・ドレイン領域１１
４〜１１７のシート抵抗は２００〜４００Ω／ｃｍ2で
あった。
ー光１０６を再度照射し、イオン注入した不純物の活性
化を行うと同時に、上記の不純物導入工程で結晶性が劣
化した部分の結晶性を改善させる。この際の条件として
は、ＸｅＣｌエキシマレーザーを用い、エネルギー密度
１５０〜４００ｍＪ／ｃｍ2、好ましくは２００〜２５
０ｍＪ／ｃｍ2で照射を行った。こうして形成されたＮ
型不純物（リン）を注入したソース・ドレイン領域１１
４〜１１７のシート抵抗は２００〜４００Ω／ｃｍ2で
あった。
【００６７】続いて、厚さ６００ｎｍ程度の酸化ケイ素
膜あるいは窒化ケイ素膜を層間絶縁膜１１８として形成
する。酸化ケイ素膜を用いる場合には、ＴＥＯＳを原料
として、これと酸素とのプラズマＣＶＤ法、もしくはオ
ゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形
成すれば、段差被覆性に優れた良好な層間絶縁膜が得ら
れる。また、ＳｉＨ4とＮＨ3を原料ガスとしてプラズマ
ＣＶＤ法で成膜された窒化ケイ素膜を用いれば、活性領
域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特
性を劣化させる不対結合手を低減する効果がある。
膜あるいは窒化ケイ素膜を層間絶縁膜１１８として形成
する。酸化ケイ素膜を用いる場合には、ＴＥＯＳを原料
として、これと酸素とのプラズマＣＶＤ法、もしくはオ
ゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形
成すれば、段差被覆性に優れた良好な層間絶縁膜が得ら
れる。また、ＳｉＨ4とＮＨ3を原料ガスとしてプラズマ
ＣＶＤ法で成膜された窒化ケイ素膜を用いれば、活性領
域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特
性を劣化させる不対結合手を低減する効果がある。
【００６８】次に、層間絶縁膜１１８にコンタクトホー
ルを形成して、金属材料、例えば、チタンとアルミニウ
ムの二層膜によって画素用ＴＦＴの電極・配線１１９、
１２０、及び周辺駆動回路用ＴＦＴの電極・配線１２
１、１２２を形成する。チタン膜は、アルミニウムが半
導体層に拡散するのを防止する目的のバリア膜として設
けられる。本実施例のように、一方の素子を画素ＴＦＴ
（結晶性Ｓｉ領域１０α）として使用する場合には、電
極１１９の代わりにＩＴＯなどからなる透明導電膜を画
素電極として形成する。そして最後に、１気圧の水素雰
囲気で３５０℃、１時間程度のアニールを行い、図１
（ｆ）に示すＴＦＴを完成させる。
ルを形成して、金属材料、例えば、チタンとアルミニウ
ムの二層膜によって画素用ＴＦＴの電極・配線１１９、
１２０、及び周辺駆動回路用ＴＦＴの電極・配線１２
１、１２２を形成する。チタン膜は、アルミニウムが半
導体層に拡散するのを防止する目的のバリア膜として設
けられる。本実施例のように、一方の素子を画素ＴＦＴ
（結晶性Ｓｉ領域１０α）として使用する場合には、電
極１１９の代わりにＩＴＯなどからなる透明導電膜を画
素電極として形成する。そして最後に、１気圧の水素雰
囲気で３５０℃、１時間程度のアニールを行い、図１
（ｆ）に示すＴＦＴを完成させる。
【００６９】以上の実施例にしたがって作製したＴＦＴ
は、ＴＦＴの活性領域を形成する結晶性Ｓｉ領域１０α
がＳｉの場合で電界効果移動度（μ）は７０〜１００ｃ
ｍ2／Ｖｓ、閾値電圧（ＶTH）２〜３Ｖであり、ＴＦＴ
オフ領域でのリーク電流（ＩOFF）も数ｐＡ程度と小さ
い。また、ＴＦＴの活性領域を形成する形成する結晶性
ＳｉＧｅ領域１０βがＳｉＧｅの場合は、電界効果移動
度（μ）が１５０〜２００ｃｍ2／Ｖｓ程度、閾値電圧
（ＶTH）は１Ｖ程度と非常に良好なオン特性を示した。
は、ＴＦＴの活性領域を形成する結晶性Ｓｉ領域１０α
がＳｉの場合で電界効果移動度（μ）は７０〜１００ｃ
ｍ2／Ｖｓ、閾値電圧（ＶTH）２〜３Ｖであり、ＴＦＴ
オフ領域でのリーク電流（ＩOFF）も数ｐＡ程度と小さ
い。また、ＴＦＴの活性領域を形成する形成する結晶性
ＳｉＧｅ領域１０βがＳｉＧｅの場合は、電界効果移動
度（μ）が１５０〜２００ｃｍ2／Ｖｓ程度、閾値電圧
（ＶTH）は１Ｖ程度と非常に良好なオン特性を示した。
【００７０】〔実施の形態２〕本発明を用いた第２の実
施の形態について説明する。
施の形態について説明する。
【００７１】図２は、本実施例で説明するＴＦＴの作製
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
【００７２】まず、図２（ａ）に示すように、ガラス等
の絶縁性基板２０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜２０
２を形成する。次に、厚さ２５〜１００ｎｍ、例えば５
０ｎｍの真性（Ｉ型）非晶質半導体膜としての非晶質ケ
イ素膜であるａ−Ｓｉ膜２０３を成膜する。本実施例で
は、ＳｉＨ4ガスを材料ガスに用い、５５０℃の減圧Ｃ
ＶＤ法によりａ−Ｓｉ膜２０３を堆積した。
の絶縁性基板２０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜２０
２を形成する。次に、厚さ２５〜１００ｎｍ、例えば５
０ｎｍの真性（Ｉ型）非晶質半導体膜としての非晶質ケ
イ素膜であるａ−Ｓｉ膜２０３を成膜する。本実施例で
は、ＳｉＨ4ガスを材料ガスに用い、５５０℃の減圧Ｃ
ＶＤ法によりａ−Ｓｉ膜２０３を堆積した。
【００７３】次に、ａ−Ｓｉ膜２０３をパターニングし
て、後に画素用ＴＦＴの活性領域（ソース／ドレイン領
域、チャネル領域）の形成部分にａ−Ｓｉの島状領域２
０ａを形成する。その後、図２（ｂ）に示すように、こ
の島状領域２０ａを覆うように、厚さ５０ｎｍのａ−Ｓ
ｉＧｅ膜２０４を成膜する。このａ−ＳｉＧｅ膜２０４
は、プラズマＣＶＤあるいは減圧ＣＶＤなどのＣＶＤ法
にて形成されるのが好ましく、この場合、材料ガスであ
るＳｉ2Ｈ6あるいはＳｉＨ4と、ゲルマン（ＧｅＨ4）の
成膜時流量比を変えることで、ａ−ＳｉＧｅ膜２０４の
組成比を容易にコントロールすることができる。本実施
の形態では、前記ａ−Ｓｉ膜２０３と同様に５５０℃の
減圧ＣＶＤ法にて、ａ−ＳｉＧｅ膜２０４の成膜を行っ
た。このときのＳｉＨ4ガスとＧｅＨ4ガスの流量比は
７：１とし、その結果、ゲルマニウム分率Ｘは０．２程
度（Ｓｉ0.8Ｇｅ0.2）であった。
て、後に画素用ＴＦＴの活性領域（ソース／ドレイン領
域、チャネル領域）の形成部分にａ−Ｓｉの島状領域２
０ａを形成する。その後、図２（ｂ）に示すように、こ
の島状領域２０ａを覆うように、厚さ５０ｎｍのａ−Ｓ
ｉＧｅ膜２０４を成膜する。このａ−ＳｉＧｅ膜２０４
は、プラズマＣＶＤあるいは減圧ＣＶＤなどのＣＶＤ法
にて形成されるのが好ましく、この場合、材料ガスであ
るＳｉ2Ｈ6あるいはＳｉＨ4と、ゲルマン（ＧｅＨ4）の
成膜時流量比を変えることで、ａ−ＳｉＧｅ膜２０４の
組成比を容易にコントロールすることができる。本実施
の形態では、前記ａ−Ｓｉ膜２０３と同様に５５０℃の
減圧ＣＶＤ法にて、ａ−ＳｉＧｅ膜２０４の成膜を行っ
た。このときのＳｉＨ4ガスとＧｅＨ4ガスの流量比は
７：１とし、その結果、ゲルマニウム分率Ｘは０．２程
度（Ｓｉ0.8Ｇｅ0.2）であった。
【００７４】次に、図２（ｃ）に示すように、ａ−Ｓｉ
Ｇｅ膜２０４をパターニングして、後に周辺駆動回路用
ＴＦＴの活性領域の形成部分にａ−ＳｉＧｅの島状領域
２０ｂを形成する。この工程において、ａ−ＳｉＧｅ膜
２０４の不要部分をエッチングする際、ａ−Ｓｉの島状
領域２０ａが同時にエッチングされてはならない。した
がって、この工程におけるエッチャントとしては、ａ−
Ｓｉの島状領域２０ａとａ−ＳｉＧｅ膜２０４とで十分
なエッチング選択比が得られるものが必要である。この
ためには、エッチャントとして、弗化水素と過酸化水素
を含む液を用い、ウェット工程にて該エッチングを行う
のが望ましい。本実施例では、４０％ＨＦ溶液、過酸化
水素水、Ｈ2Ｏを１：４：５の割合にて混合した液をエ
ッチャントとして用い、液温度室温にて実際にエッチン
グを行った。このときのエッチングレートは、Ｓｉ0.8
Ｇｅ0.2膜が２０ｎｍ／ｍｉｎ．程度であるのに対し、
ａ−Ｓｉ膜は１〜４ｎｍ／ｍｉｎ．であり、ａ−Ｓｉ膜
に対し実に５以上のエッチング選択比が得られている。
Ｇｅ膜２０４をパターニングして、後に周辺駆動回路用
ＴＦＴの活性領域の形成部分にａ−ＳｉＧｅの島状領域
２０ｂを形成する。この工程において、ａ−ＳｉＧｅ膜
２０４の不要部分をエッチングする際、ａ−Ｓｉの島状
領域２０ａが同時にエッチングされてはならない。した
がって、この工程におけるエッチャントとしては、ａ−
Ｓｉの島状領域２０ａとａ−ＳｉＧｅ膜２０４とで十分
なエッチング選択比が得られるものが必要である。この
ためには、エッチャントとして、弗化水素と過酸化水素
を含む液を用い、ウェット工程にて該エッチングを行う
のが望ましい。本実施例では、４０％ＨＦ溶液、過酸化
水素水、Ｈ2Ｏを１：４：５の割合にて混合した液をエ
ッチャントとして用い、液温度室温にて実際にエッチン
グを行った。このときのエッチングレートは、Ｓｉ0.8
Ｇｅ0.2膜が２０ｎｍ／ｍｉｎ．程度であるのに対し、
ａ−Ｓｉ膜は１〜４ｎｍ／ｍｉｎ．であり、ａ−Ｓｉ膜
に対し実に５以上のエッチング選択比が得られている。
【００７５】そして、図２（ｄ）に示すように、上方よ
りレーザー光２０６を基板全面に照射する。これによ
り、ａ−Ｓｉ膜の島状領域２０ａは結晶化され結晶性Ｓ
ｉ領域２０αに、またａ−ＳｉＧｅ島状領域２０ｂは結
晶性ＳｉＧｅ領域２０βになる。このときのレーザー光
としては、ＸｅＣｌエキシマレーザー（波長３０８ｎ
ｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照
射条件は、照射時に基板を１５０〜４５０℃、例えば４
００℃に加熱し、エネルギー密度２００〜４００ｍＪ／
ｃｍ2、例えば２８０ｍＪ／ｃｍ2にて１ケ所につき１０
回照射した。この条件にて結晶化された結晶性Ｓｉ領域
２０α、および結晶性ＳｉＧｅ領域２０βの結晶粒径
は、前者が８０〜１００ｎｍ程度、後者が２００〜２５
０ｎｍ程度であり、結晶粒内は共に欠陥が少なく、良好
なものであった。
りレーザー光２０６を基板全面に照射する。これによ
り、ａ−Ｓｉ膜の島状領域２０ａは結晶化され結晶性Ｓ
ｉ領域２０αに、またａ−ＳｉＧｅ島状領域２０ｂは結
晶性ＳｉＧｅ領域２０βになる。このときのレーザー光
としては、ＸｅＣｌエキシマレーザー（波長３０８ｎ
ｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照
射条件は、照射時に基板を１５０〜４５０℃、例えば４
００℃に加熱し、エネルギー密度２００〜４００ｍＪ／
ｃｍ2、例えば２８０ｍＪ／ｃｍ2にて１ケ所につき１０
回照射した。この条件にて結晶化された結晶性Ｓｉ領域
２０α、および結晶性ＳｉＧｅ領域２０βの結晶粒径
は、前者が８０〜１００ｎｍ程度、後者が２００〜２５
０ｎｍ程度であり、結晶粒内は共に欠陥が少なく、良好
なものであった。
【００７６】その後、実施の形態１と同様の工程を経
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域２０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域２０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域２０αがＳｉの場合で、電
界効果移動度（μ）は７０〜１００ｃｍ2／Ｖｓ、閾値
電圧（ＶTH）２〜３Ｖであり、ＴＦＴオフ領域でのリー
ク電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴ
の活性領域を形成する結晶性ＳｉＧｅ領域２０βがＳｉ
Ｇｅの場合は、電界効果移動度（μ）が１８０〜２５０
ｃｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常
に良好なオン特性を示した。
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域２０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域２０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域２０αがＳｉの場合で、電
界効果移動度（μ）は７０〜１００ｃｍ2／Ｖｓ、閾値
電圧（ＶTH）２〜３Ｖであり、ＴＦＴオフ領域でのリー
ク電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴ
の活性領域を形成する結晶性ＳｉＧｅ領域２０βがＳｉ
Ｇｅの場合は、電界効果移動度（μ）が１８０〜２５０
ｃｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常
に良好なオン特性を示した。
【００７７】〔実施の形態３〕本発明を用いた第３の実
施の形態について説明する。
施の形態について説明する。
【００７８】図３は、本実施例で説明するＴＦＴの作製
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
【００７９】まず、図３（ａ）に示すように、ガラス等
の絶縁性基板３０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３０
２を形成する。次に、厚さ２５〜１００ｎｍ、例えば５
０ｎｍの真性（Ｉ型）非晶質半導体膜として非晶質ケイ
素膜であるａ−Ｓｉ膜３０３を成膜し、続けてその上に
厚さ１０〜５０ｎｍ、例えば３０ｎｍのａ−ＳｉＧｅ膜
３０４を成膜する。本実施例では、マルチチャンバー型
のプラズマＣＶＤ装置を用い、ａ−Ｓｉ膜３０３＼ａ−
ＳｉＧｅ膜３０４の成膜を、大気中に出すことなく、連
続して行った。実際には、ａ−Ｓｉ膜３０３の成膜は、
ＳｉＨ4ガスを材料ガスに用い、３００℃にて行い、ａ
−ＳｉＧｅ膜３０４の成膜も、同じく３００℃の温度に
て、ＳｉＨ4ガスおよびＧｅＨ4ガスを混合して行った。
ａ−ＳｉＧｅ膜３０４の成膜においては、ＳｉＨ4ガス
とＧｅＨ4ガスの流量比を５：１とした結果、ゲルマニ
ウム分率Ｘは０．３程度（Ｓｉ0.7Ｇｅ0.3）であった。
の絶縁性基板３０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜３０
２を形成する。次に、厚さ２５〜１００ｎｍ、例えば５
０ｎｍの真性（Ｉ型）非晶質半導体膜として非晶質ケイ
素膜であるａ−Ｓｉ膜３０３を成膜し、続けてその上に
厚さ１０〜５０ｎｍ、例えば３０ｎｍのａ−ＳｉＧｅ膜
３０４を成膜する。本実施例では、マルチチャンバー型
のプラズマＣＶＤ装置を用い、ａ−Ｓｉ膜３０３＼ａ−
ＳｉＧｅ膜３０４の成膜を、大気中に出すことなく、連
続して行った。実際には、ａ−Ｓｉ膜３０３の成膜は、
ＳｉＨ4ガスを材料ガスに用い、３００℃にて行い、ａ
−ＳｉＧｅ膜３０４の成膜も、同じく３００℃の温度に
て、ＳｉＨ4ガスおよびＧｅＨ4ガスを混合して行った。
ａ−ＳｉＧｅ膜３０４の成膜においては、ＳｉＨ4ガス
とＧｅＨ4ガスの流量比を５：１とした結果、ゲルマニ
ウム分率Ｘは０．３程度（Ｓｉ0.7Ｇｅ0.3）であった。
【００８０】次に図３（ｂ）に示すように、ａ−ＳｉＧ
ｅ膜３０４上の一部をフォトレジスト３０５によりマス
クし、それ以外の領域のａ−ＳｉＧｅ膜３０４をエッチ
ング除去する。このときのエッチャントとしては、実施
例２と同様、４０％ＨＦ溶液、過酸化水素水、Ｈ2Ｏを
１：４：５の割合にて混合した液を用い、液温度室温に
てエッチングを行った。このときのエッチングレート
は、Ｓｉ0.7Ｇｅ0.3膜が３０ｎｍ／ｍｉｎ．程度である
のに対し、Ｓｉ膜は１〜４ｎｍ／ｍｉｎ．であり、十分
なエッチング選択比が得られている。したがって、この
工程にてａ−Ｓｉ膜３０３が膜減りすることはほとんど
無い。
ｅ膜３０４上の一部をフォトレジスト３０５によりマス
クし、それ以外の領域のａ−ＳｉＧｅ膜３０４をエッチ
ング除去する。このときのエッチャントとしては、実施
例２と同様、４０％ＨＦ溶液、過酸化水素水、Ｈ2Ｏを
１：４：５の割合にて混合した液を用い、液温度室温に
てエッチングを行った。このときのエッチングレート
は、Ｓｉ0.7Ｇｅ0.3膜が３０ｎｍ／ｍｉｎ．程度である
のに対し、Ｓｉ膜は１〜４ｎｍ／ｍｉｎ．であり、十分
なエッチング選択比が得られている。したがって、この
工程にてａ−Ｓｉ膜３０３が膜減りすることはほとんど
無い。
【００８１】次に、フォトレジストマスク３０５を除去
した後、図３（ｃ）に示すようにａ−Ｓｉ膜３０３、お
よびａ−ＳｉＧｅ膜３０４をパターニングして、後にＴ
ＦＴの活性領域を形成する部分に島状領域３０ａおよび
３０ｂを形成する。島状領域３０ａはａ−Ｓｉ膜３０３
の単層膜で構成されており、島状領域３０ｂは、ａ−Ｓ
ｉ膜３０３＼ａ−ＳｉＧｅ膜３０４の積層構造にて構成
されている。このパターニング工程は、ＣＦ4ガスおよ
び酸素ガスによるドライエッチング法を用いて、一度に
エッチング形成を行った。
した後、図３（ｃ）に示すようにａ−Ｓｉ膜３０３、お
よびａ−ＳｉＧｅ膜３０４をパターニングして、後にＴ
ＦＴの活性領域を形成する部分に島状領域３０ａおよび
３０ｂを形成する。島状領域３０ａはａ−Ｓｉ膜３０３
の単層膜で構成されており、島状領域３０ｂは、ａ−Ｓ
ｉ膜３０３＼ａ−ＳｉＧｅ膜３０４の積層構造にて構成
されている。このパターニング工程は、ＣＦ4ガスおよ
び酸素ガスによるドライエッチング法を用いて、一度に
エッチング形成を行った。
【００８２】そして、図３（ｄ）に示すように、上方よ
りレーザー光３０６を基板全面に照射する。これによ
り、ａ−Ｓｉ膜の島状領域３０ａは結晶化され結晶性Ｓ
ｉ領域３０αに、またａ−Ｓｉ＼ａ−ＳｉＧｅ積層構造
の島状領域３０ｂは主に上層のａ−ＳｉＧｅ膜が結晶化
され、結晶性ＳｉＧｅ領域３０βになる。このときのレ
ーザー光としては、ＸｅＣｌエキシマレーザー（波長３
０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー
光の照射条件は、照射時に基板を１５０〜４５０℃、例
えば４００℃に加熱し、エネルギー密度２００〜４００
ｍＪ／ｃｍ2、例えば２８０ｍＪ／ｃｍ2にて１ケ所につ
き１０回照射した。この条件にて結晶化された結晶性Ｓ
ｉ領域３０α、および結晶性ＳｉＧｅ領域３０βの結晶
粒径は、前者が８０〜１００ｎｍ程度、後者が２５０〜
３００ｎｍ程度であり、結晶粒内は共に欠陥が少なく、
良好なものであった。
りレーザー光３０６を基板全面に照射する。これによ
り、ａ−Ｓｉ膜の島状領域３０ａは結晶化され結晶性Ｓ
ｉ領域３０αに、またａ−Ｓｉ＼ａ−ＳｉＧｅ積層構造
の島状領域３０ｂは主に上層のａ−ＳｉＧｅ膜が結晶化
され、結晶性ＳｉＧｅ領域３０βになる。このときのレ
ーザー光としては、ＸｅＣｌエキシマレーザー（波長３
０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー
光の照射条件は、照射時に基板を１５０〜４５０℃、例
えば４００℃に加熱し、エネルギー密度２００〜４００
ｍＪ／ｃｍ2、例えば２８０ｍＪ／ｃｍ2にて１ケ所につ
き１０回照射した。この条件にて結晶化された結晶性Ｓ
ｉ領域３０α、および結晶性ＳｉＧｅ領域３０βの結晶
粒径は、前者が８０〜１００ｎｍ程度、後者が２５０〜
３００ｎｍ程度であり、結晶粒内は共に欠陥が少なく、
良好なものであった。
【００８３】その後、実施の形態１と同様の工程を経
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域３０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域３０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域３０αがＳｉの場合で電界
効果移動度（μ）は７０〜１００ｃｍ2／Ｖｓ、閾値電
圧（ＶTH）２〜３Ｖであり、ＴＦＴオフ領域でのリーク
電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴの
活性領域を形成する結晶性ＳｉＧｅ領域３０βがＳｉＧ
ｅの場合は、電界効果移動度（μ）が２００〜３００ｃ
ｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常に
良好なオン特性を示した。
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域３０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域３０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域３０αがＳｉの場合で電界
効果移動度（μ）は７０〜１００ｃｍ2／Ｖｓ、閾値電
圧（ＶTH）２〜３Ｖであり、ＴＦＴオフ領域でのリーク
電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴの
活性領域を形成する結晶性ＳｉＧｅ領域３０βがＳｉＧ
ｅの場合は、電界効果移動度（μ）が２００〜３００ｃ
ｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常に
良好なオン特性を示した。
【００８４】〔実施の形態４〕本発明を用いた第４の実
施の形態について説明する。
施の形態について説明する。
【００８５】図４は、本実施例で説明するＴＦＴの作製
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
工程を示す断面図であり、（ａ）→（ｄ）の順にしたが
って工程が順次進行する。
【００８６】まず、図４（ａ）に示すように、ガラス等
の絶縁性基板４０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜４０
２を形成する。次に、厚さ１０〜５０ｎｍ、例えば３０
ｎｍのａ−ＳｉＧｅ膜４０３を成膜する。本実施例で
は、プラズマＣＶＤ法により、３００℃の温度にて、Ｓ
ｉＨ4ガスおよびＧｅＨ4ガスを混合して該成膜を行っ
た。この際、ＳｉＨ4ガスとＧｅＨ4ガスの流量比を３：
１とした結果、ゲルマニウム分率Ｘは０．４程度（Ｓｉ
0.6Ｇｅ0.4）であった。次に図４（ａ）に示すように、
ａ−ＳｉＧｅ膜４０３上の一部をフォトレジスト４０４
によりマスクし、それ以外の領域のａ−ＳｉＧｅ膜４０
３をエッチング除去する。このエッチング工程は、ａ−
ＳｉＧｅ膜４０３の下地層４０２が酸化ケイ素膜である
ため、前記実施の形態２や実施の形態３のように、エッ
チングに気を使う必要はあまりなく、酸化ケイ素膜とエ
ッチング選択比が取れる方法であればどのような方法で
もよい。
の絶縁性基板４０１上に例えばスパッタリング法によっ
て厚さ３００ｎｍ程度の酸化ケイ素からなる下地膜４０
２を形成する。次に、厚さ１０〜５０ｎｍ、例えば３０
ｎｍのａ−ＳｉＧｅ膜４０３を成膜する。本実施例で
は、プラズマＣＶＤ法により、３００℃の温度にて、Ｓ
ｉＨ4ガスおよびＧｅＨ4ガスを混合して該成膜を行っ
た。この際、ＳｉＨ4ガスとＧｅＨ4ガスの流量比を３：
１とした結果、ゲルマニウム分率Ｘは０．４程度（Ｓｉ
0.6Ｇｅ0.4）であった。次に図４（ａ）に示すように、
ａ−ＳｉＧｅ膜４０３上の一部をフォトレジスト４０４
によりマスクし、それ以外の領域のａ−ＳｉＧｅ膜４０
３をエッチング除去する。このエッチング工程は、ａ−
ＳｉＧｅ膜４０３の下地層４０２が酸化ケイ素膜である
ため、前記実施の形態２や実施の形態３のように、エッ
チングに気を使う必要はあまりなく、酸化ケイ素膜とエ
ッチング選択比が取れる方法であればどのような方法で
もよい。
【００８７】次に、フォトレジストマスク４０４を除去
した後、図４（ｂ）に示すように、酸化ケイ素の下地膜
４０２およびａ−ＳｉＧｅ膜４０３上に厚さ１０〜５０
ｎｍ、例えば３０ｎｍの真性（Ｉ型）非晶質半導体膜と
して非晶質ケイ素膜であるａ−Ｓｉ膜４０５を堆積す
る。ａ−Ｓｉ膜４０５の成膜は、プラズマＣＶＤ法によ
り、ＳｉＨ4ガスを材料ガスに用い、３００℃にて行っ
た。
した後、図４（ｂ）に示すように、酸化ケイ素の下地膜
４０２およびａ−ＳｉＧｅ膜４０３上に厚さ１０〜５０
ｎｍ、例えば３０ｎｍの真性（Ｉ型）非晶質半導体膜と
して非晶質ケイ素膜であるａ−Ｓｉ膜４０５を堆積す
る。ａ−Ｓｉ膜４０５の成膜は、プラズマＣＶＤ法によ
り、ＳｉＨ4ガスを材料ガスに用い、３００℃にて行っ
た。
【００８８】次に、図４（ｃ）に示すように、ａ−Ｓｉ
膜４０５、およびａ−ＳｉＧｅ膜４０３をパターニング
して、後のＴＦＴの活性領域の形成部分に島状領域４０
ａおよび４０ｂを形成する。島状領域４０ａはａ−Ｓｉ
膜４０５の単相膜で構成され、島状領域４０ｂは、ａ−
ＳｉＧｅ膜４０３＼ａ−Ｓｉ膜４０５の積層構造にて構
成されている。このパターニング工程は、ＣＦ4ガスお
よび酸素ガスによるドライエッチング法を用いて、一度
にエッチング形成を行った。
膜４０５、およびａ−ＳｉＧｅ膜４０３をパターニング
して、後のＴＦＴの活性領域の形成部分に島状領域４０
ａおよび４０ｂを形成する。島状領域４０ａはａ−Ｓｉ
膜４０５の単相膜で構成され、島状領域４０ｂは、ａ−
ＳｉＧｅ膜４０３＼ａ−Ｓｉ膜４０５の積層構造にて構
成されている。このパターニング工程は、ＣＦ4ガスお
よび酸素ガスによるドライエッチング法を用いて、一度
にエッチング形成を行った。
【００８９】そして、図４（ｄ）に示すように、上方よ
りレーザー光４０６を基板全面に照射する。このとき、
ａ−ＳｉＧｅ膜４０３＼ａ−Ｓｉ膜４０５の積層構造で
ある島状領域４０ｂにおいて、上層のａ−Ｓｉ膜４０５
は完全溶融し、下層のａ−ＳｉＧｅ膜４０３の少なくと
も上面が溶融状態となるようなレーザーエネルギーにて
照射を行うことが望ましい。これにより、ａ−Ｓｉ膜の
島状領域４０ａは結晶化され結晶性Ｓｉ領域４０αにな
ると共に、ａ−ＳｉＧｅ＼ａ−Ｓｉ積層構造の島状領域
４０ｂは、主に下層のａ−ＳｉＧｅ膜４０３よりＧｅが
ａ−Ｓｉ膜４０５へと拡散し結晶化され、Ｇｅがほぼ均
一に膜中に拡散した結晶性ＳｉＧｅ領域４０βとなる。
このとき、結晶性ＳｉＧｅ領域４０βは、結果として膜
全体としてゲルマニウム分率Ｘが０．２程度となった。
レーザー光照射条件としては、ＸｅＣｌエキシマレーザ
ーを用い、照射時に基板を例えば４００℃に加熱し、エ
ネルギー密度３２０ｍＪ／ｃｍ2にて１ケ所につき１０
回照射した。この条件にて結晶化された結晶性Ｓｉ領域
４０α、および結晶性ＳｉＧｅ領域４０βの結晶粒径
は、前者が１００〜１３０ｎｍ程度、後者が２００〜２
８０ｎｍ程度であり、結晶粒内は共に欠陥が少なく、良
好なものであった。
りレーザー光４０６を基板全面に照射する。このとき、
ａ−ＳｉＧｅ膜４０３＼ａ−Ｓｉ膜４０５の積層構造で
ある島状領域４０ｂにおいて、上層のａ−Ｓｉ膜４０５
は完全溶融し、下層のａ−ＳｉＧｅ膜４０３の少なくと
も上面が溶融状態となるようなレーザーエネルギーにて
照射を行うことが望ましい。これにより、ａ−Ｓｉ膜の
島状領域４０ａは結晶化され結晶性Ｓｉ領域４０αにな
ると共に、ａ−ＳｉＧｅ＼ａ−Ｓｉ積層構造の島状領域
４０ｂは、主に下層のａ−ＳｉＧｅ膜４０３よりＧｅが
ａ−Ｓｉ膜４０５へと拡散し結晶化され、Ｇｅがほぼ均
一に膜中に拡散した結晶性ＳｉＧｅ領域４０βとなる。
このとき、結晶性ＳｉＧｅ領域４０βは、結果として膜
全体としてゲルマニウム分率Ｘが０．２程度となった。
レーザー光照射条件としては、ＸｅＣｌエキシマレーザ
ーを用い、照射時に基板を例えば４００℃に加熱し、エ
ネルギー密度３２０ｍＪ／ｃｍ2にて１ケ所につき１０
回照射した。この条件にて結晶化された結晶性Ｓｉ領域
４０α、および結晶性ＳｉＧｅ領域４０βの結晶粒径
は、前者が１００〜１３０ｎｍ程度、後者が２００〜２
８０ｎｍ程度であり、結晶粒内は共に欠陥が少なく、良
好なものであった。
【００９０】その後、実施の形態１と同様の工程を経
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域４０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域４０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域４０αがＳｉの場合で電界
効果移動度（μ）は８０〜１２０ｃｍ2／Ｖｓ、閾値電
圧（ＶTH）２Ｖ程度であり、ＴＦＴオフ領域でのリーク
電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴの
活性領域を形成する結晶性ＳｉＧｅ領域４０βがＳｉＧ
ｅの場合は、電界効果移動度（μ）が１８０〜２５０ｃ
ｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常に
良好なオン特性を示した。
て、図１（ｆ）に示すようなＴＦＴをそれぞれ完成させ
る。すなわち、結晶性Ｓｉ領域４０αを活性領域に用い
て画素用ＴＦＴを、また結晶性ＳｉＧｅ領域４０βを用
いて周辺駆動回路用ＴＦＴをそれぞれ作製する。以上の
実施例にしたがって作製したＴＦＴは、ＴＦＴの活性領
域を形成する結晶性Ｓｉ領域４０αがＳｉの場合で電界
効果移動度（μ）は８０〜１２０ｃｍ2／Ｖｓ、閾値電
圧（ＶTH）２Ｖ程度であり、ＴＦＴオフ領域でのリーク
電流（ＩOFF）も数ｐＡ程度と小さい。また、ＴＦＴの
活性領域を形成する結晶性ＳｉＧｅ領域４０βがＳｉＧ
ｅの場合は、電界効果移動度（μ）が１８０〜２５０ｃ
ｍ2／Ｖｓ程度、閾値電圧（ＶTH）は１Ｖ程度と非常に
良好なオン特性を示した。
【００９１】以上、本発明に基づく実施の形態４例につ
き具体的に説明したが、本発明は上述の実施例に限定さ
れるものではなく、本発明の技術的思想に基づく各種の
変形が可能である。
き具体的に説明したが、本発明は上述の実施例に限定さ
れるものではなく、本発明の技術的思想に基づく各種の
変形が可能である。
【００９２】上記４つの実施の形態では、特にドライバ
モノリシック型のアクティブマトリクスＴＦＴ基板を例
にとり、その画素ＴＦＴと周辺駆動回路用ＴＦＴとにつ
いて説明を行ったが、その周辺駆動回路内においても、
バッファ回路など低リーク電流が必要な素子は画素ＴＦ
Ｔと同様の工程にて、その活性領域を構成すればよい。
また、ＴＦＴを用いた一般の薄膜集積回路においても、
メモリーなどの低リーク電流の必要な素子には上記実施
例の画素ＴＦＴ工程を適用し、その他の高移動度が必要
な素子には上記の周辺駆動回路用ＴＦＴ工程を適用すれ
ばよい。
モノリシック型のアクティブマトリクスＴＦＴ基板を例
にとり、その画素ＴＦＴと周辺駆動回路用ＴＦＴとにつ
いて説明を行ったが、その周辺駆動回路内においても、
バッファ回路など低リーク電流が必要な素子は画素ＴＦ
Ｔと同様の工程にて、その活性領域を構成すればよい。
また、ＴＦＴを用いた一般の薄膜集積回路においても、
メモリーなどの低リーク電流の必要な素子には上記実施
例の画素ＴＦＴ工程を適用し、その他の高移動度が必要
な素子には上記の周辺駆動回路用ＴＦＴ工程を適用すれ
ばよい。
【００９３】また、上記４つのの実施の形態では、Ｘｅ
Ｃｌエキシマレーザーを用い、ａ−Ｓｉ膜およびａ−Ｓ
ｉＧｅ膜の結晶化を行った。装置の安定性および効率の
面ではこのレーザーが最も優れているが、その他のＫｒ
Ｆ（波長２０８ｎｍ）などのエキシマレーザーや、連続
発振Ａｒレーザーなど他の種類のレーザーを用いても同
様の処理が可能である。また、レーザー光の代わりに赤
外光、フラッシュランプを使用して短時間に１０００〜
１２００℃（シリコンモニターの温度）まで上昇させ試
料を加熱する、いわゆるＲＴＡ（ラピッド・サーマル・
アニール）（ＲＴＰ、ラピッド・サーマル・プロセスと
もいう）などのいわゆるレーザー光と同等の強光を用い
てもよい。
Ｃｌエキシマレーザーを用い、ａ−Ｓｉ膜およびａ−Ｓ
ｉＧｅ膜の結晶化を行った。装置の安定性および効率の
面ではこのレーザーが最も優れているが、その他のＫｒ
Ｆ（波長２０８ｎｍ）などのエキシマレーザーや、連続
発振Ａｒレーザーなど他の種類のレーザーを用いても同
様の処理が可能である。また、レーザー光の代わりに赤
外光、フラッシュランプを使用して短時間に１０００〜
１２００℃（シリコンモニターの温度）まで上昇させ試
料を加熱する、いわゆるＲＴＡ（ラピッド・サーマル・
アニール）（ＲＴＰ、ラピッド・サーマル・プロセスと
もいう）などのいわゆるレーザー光と同等の強光を用い
てもよい。
【００９４】さらに、本発明の応用としては、液晶表示
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、三次元ＩＣを含めた薄膜集積回路等が考えられる。
本発明を用いることで、これらの素子の高速、高解像度
化等の高性能化が実現される。さらに本発明は、上述の
実施例で説明したＭＯＳ型トランジスタに限らず、結晶
性半導体を素子材としたバイポーラトランジスタや静電
誘導トランジスタをはじめとして幅広く半導体プロセス
全般に応用することができる。
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、三次元ＩＣを含めた薄膜集積回路等が考えられる。
本発明を用いることで、これらの素子の高速、高解像度
化等の高性能化が実現される。さらに本発明は、上述の
実施例で説明したＭＯＳ型トランジスタに限らず、結晶
性半導体を素子材としたバイポーラトランジスタや静電
誘導トランジスタをはじめとして幅広く半導体プロセス
全般に応用することができる。
【００９５】
【発明の効果】本発明によれば、絶縁基板上に構成され
た複数のトランジスタを有する半導体装置において、各
トランジスタをそれぞれ要求される電気特性に適合させ
ることが可能となる。すなわち、同一基板上に高移動度
を有するトランジスタと、オフ動作時の低リーク電流を
有するトランジスタとを簡便なプロセスにて得られる。
その結果、素子が多様化した場合でも、トランジスタそ
れぞれの素子サイズを大きく異ならせることなく、要求
される特性を実現でき、回路設計における自由度も大き
くなる。
た複数のトランジスタを有する半導体装置において、各
トランジスタをそれぞれ要求される電気特性に適合させ
ることが可能となる。すなわち、同一基板上に高移動度
を有するトランジスタと、オフ動作時の低リーク電流を
有するトランジスタとを簡便なプロセスにて得られる。
その結果、素子が多様化した場合でも、トランジスタそ
れぞれの素子サイズを大きく異ならせることなく、要求
される特性を実現でき、回路設計における自由度も大き
くなる。
【００９６】特に液晶表示装置においては、周辺駆動回
路部を構成するトランジスタに要求される高性能化・高
集積化と、表示部画素をスイッチングするトランジスタ
に要求される電荷保持特性を共に満足し、同一基板上に
アクティブマトリクス部と周辺駆動回路部を構成するド
ライバモノリシック型アクティブマトリクス基板を実現
でき、モジュールのコンパクト化、高性能化、低コスト
化がはかれる。
路部を構成するトランジスタに要求される高性能化・高
集積化と、表示部画素をスイッチングするトランジスタ
に要求される電荷保持特性を共に満足し、同一基板上に
アクティブマトリクス部と周辺駆動回路部を構成するド
ライバモノリシック型アクティブマトリクス基板を実現
でき、モジュールのコンパクト化、高性能化、低コスト
化がはかれる。
【図１】第１の実施例の作製工程を示す。
【図２】第２の実施例の作製工程を示す。
【図３】第３の実施例の作製工程を示す。
【図４】第４の実施例の作製工程を示す。
【図５】本発明の概要を示す。
１０１、２０１、３０１、４０１ 絶縁性基板
１０２、２０２、３０２、４０２ 下地膜
１０３、２０３、３０３、４０５ ａ−Ｓｉ膜
２０４、３０４、４０３ ａ−ＳｉＧｅ膜
１０ａ、１０ｂ、１０ｃ 島状領域
１０α、２０α、３０α、４０α 結晶性Ｓｉ領域
１０β、２０β、３０β、４０β 結晶性ＳｉＧｅ領
域 １０６、２０６、３０６ レーザー光 １０７ ゲート絶縁膜 １０８、１０９ ゲート電極 １１０、１１１ 酸化物層 １１２、１１３ ＴＦＴチャネル領
域 １１４、１１５、１１６、１１７ ソース・ドレイン
領域 １１８ 層間絶縁膜 １１９、１２０、１２１、１２２ 電極・配線
域 １０６、２０６、３０６ レーザー光 １０７ ゲート絶縁膜 １０８、１０９ ゲート電極 １１０、１１１ 酸化物層 １１２、１１３ ＴＦＴチャネル領
域 １１４、１１５、１１６、１１７ ソース・ドレイン
領域 １１８ 層間絶縁膜 １１９、１２０、１２１、１２２ 電極・配線
フロントページの続き
(56)参考文献 特開 平２−37775（ＪＰ，Ａ)
特開 昭61−112364（ＪＰ，Ａ)
特開 平４−337625（ＪＰ，Ａ)
特開 平６−310719（ＪＰ，Ａ)
特開 平６−61489（ＪＰ，Ａ)
特開 昭63−168021（ＪＰ，Ａ)
特開 平７−335889（ＪＰ，Ａ)
特開 平７−162005（ＪＰ，Ａ)
特開 平５−110088（ＪＰ，Ａ)
特開 平５−326953（ＪＰ，Ａ)
特開 平６−138481（ＪＰ，Ａ)
特開 平６−11729（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/088
G02F 1/1368
Claims (20)
- 【請求項１】 絶縁表面を有する基板上に第１のトラン
ジスタおよび第２のトランジスタを有する半導体装置で
あって、 前記第１のトランジスタおよび前記第２のトランジスタ
の活性領域は、ＳｉＧｅ薄膜により構成されており、 前記第１のトランジスタの活性領域を構成するＳｉ1-X
ＧｅX（０≦Ｘ≦１）薄膜のゲルマニウム分率Ｘが、前
記第２のトランジスタの活性領域を構成するＳｉ1-YＧ
ｅY（０≦Ｙ≦１）薄膜のゲルマニウム分率Ｙと異なる
ことによって、前記第１のトランジスタの活性領域のバ
ンドギャップおよび融点のそれぞれは、前記第２のトラ
ンジスタの活性領域のバンドギャップおよび融点とそれ
ぞれ異なり、 前記第１のトランジスタおよび前記２のトランジスタ
は、前記第１のトランジスタおよび前記第２のトランジ
スタの活性領域を所定のレーザ光を用いたレーザ光照射
によって結晶化して、前記ゲルマニウム分率Ｘと前記ゲ
ルマニウム分率Ｙとが異なることによる融点の違いによ
り、前記第１のトランジスタの活性領域の結晶粒径と前
記第２のトランジスタの活性領域の結晶粒径とが異なる
ように構成されている、半導体装置。 - 【請求項２】 絶縁表面を有する基板上にマトリクス状
に配列された画素電極と、該画素電極に接続された画素
用トランジスタとを含む表示部を有し、該表示部の外側
に画素用トランジスタを駆動する周辺駆動回路が配置さ
れてなる半導体装置であって、 前記周辺駆動回路は、第１の周辺駆動回路用トランジス
タを含み、 前記第１の周辺駆動回路用トランジスタおよび前記画素
用トランジスタの活性領域は、ＳｉＧｅ薄膜により構成
されており、 前記第１の周辺駆動回路用トランジスタの活性領域を構
成するＳｉ 1-Y Ｇｅ Y （０＜Ｙ≦１）薄膜のゲルマニウム
分率Ｙが前記画素用トランジスタの活性領域を構成する
Ｓｉ 1-X Ｇｅ X （０≦Ｘ＜１）薄膜のゲルマニウム分率Ｘ
より大きいことによって、前記第１の周辺駆動回路用ト
ランジスタの活性領域のバンドギャップは、前記画素用
トランジスタの活性領域のバンドギャップより小さく、
前記第１の周辺駆動回路用トランジスタの活性領域の融
点は、前記画素用トランジスタの活性領域の融点と異な
り、 前記第１の周辺駆動回路用トランジスタおよび前記画素
用トランジスタは、前記第１の周辺駆動回路用トランジ
スタおよび前記画素用トランジスタの活性領域を所定の
レーザ光を用いたレーザ光照射によって結晶化して、前
記ゲルマニウム分率Ｘと前記ゲルマニウム分率Ｙとが異
なることによる融点の違いにより、前記第１の周辺駆動
回路用トランジスタの活性領域の結晶粒径と前記画素用
トランジスタの活性領域の結晶粒径とが異なるように構
成されている、半導体装置。 - 【請求項３】 前記周辺駆動回路は、第２の周辺駆動回
路用トランジスタを含み、前記第２の周辺駆動回路用ト
ランジスタの活性領域が、前記画素用トランジスタと同
様のバンドギャップを有するＳｉＧｅ薄膜により構成さ
れていることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記画素用トランジスタの活性領域にお
けるゲルマニウム分率Ｘが、０であることを特徴とする
請求項２記載の半導体装置。 - 【請求項５】 前記周辺駆動回路用トランジスタの活性
領域におけるゲルマニウム分率Ｙが、０．１から０．３
の範囲内であることを特徴とする請求項２記載の半導体
装置。 - 【請求項６】 前記各トランジスタの活性領域を構成す
るＳｉＧｅ膜は、波長４００ｎｍ以下のレーザー光照射
による溶融固化過程により結晶化された結晶性薄膜であ
ることを特徴とする請求項２記載の半導体装置。 - 【請求項７】 絶縁表面を有する基板上にＳｉ1-XＧｅX
（０≦Ｘ＜１）膜を形成する工程と、 前記Ｓｉ1-XＧｅX膜の所定の第１の領域に選択的にＧｅ
元素を導入する工程と、 前記Ｓｉ1-XＧｅX膜を含む前記基板全面に所定のレーザ
光を照射して、前記Ｓｉ1-XＧｅX膜の前記Ｇｅ元素が導
入された第１の領域と前記Ｇｅ元素が導入されていない
第２の領域との融点の違いにより、前記Ｇｅ元素が導入
された第１の領域と前記Ｇｅ元素が導入されていない第
２の領域のＳｉ1-XＧｅX膜の結晶粒径が異なるように、
前記Ｓｉ1-XＧｅX膜を結晶化する工程と、 前記Ｇｅ元素が導入された第１の領域、および、前記Ｇ
ｅ元素が導入されていない第２の領域をそれぞれ活性領
域に用いて、特性の異なるトランジスタをそれぞれ作り
分ける工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項８】 絶縁表面を有する基板上に第１のＳｉ
1-XＧｅX（０≦Ｘ＜１）膜を堆積し、島状に第２の領域
を形成する工程と、 前記基板上の所定の領域に選択的に第２のＳｉ1-YＧｅY
（０＜Ｙ≦１；Ｙ＞Ｘ）膜を堆積し、島状に第１の領域
を形成する工程と、 前記第１のＳｉ1-XＧｅX膜と前記第２のＳｉ1-YＧｅY膜
とを含む前記基板全面に所定のレーザ光を照射して、前
記第１のＳｉ1-XＧｅX膜と前記第２のＳｉ1-YＧｅY膜と
の融点の違いにより、前記第１のＳｉ1-XＧｅX膜の結晶
粒径が前記第２のＳｉ1-YＧｅY膜の結晶粒径と異なるよ
うに前記第１のＳｉ1-XＧｅX膜と前記第２のＳｉ1-YＧ
ｅY膜とを結晶化する工程と、 前記第２のＳｉ1-YＧｅY膜による島状の第１の領域、お
よび、前記第１のＳｉ1-XＧｅX膜による島状の第２の領
域をそれぞれ活性領域に用いて、特性の異なるトランジ
スタをそれぞれ作り分ける工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項９】 絶縁表面を有する基板上に第１のＳｉ
1-XＧｅX（０≦Ｘ＜１）膜を形成する工程と、 前記第１のＳｉ1-XＧｅX膜の所定の第１の領域上に選択
的に第２のＳｉ1-YＧｅY（０＜Ｙ≦１；Ｙ＞Ｘ）膜を形
成する工程と、 前記第１のＳｉ1-XＧｅX膜と前記第１のＳｉ1-XＧｅX膜
上の前記第２のＳｉ1-YＧｅY膜とを含む基板全面に所定
のレーザ光を照射して、前記第１のＳｉ1-XＧｅX膜と前
記第２のＳｉ1-YＧｅY膜との融点の違いにより、前記第
１のＳｉ1-XＧｅX膜の結晶粒径が前記第１のＳｉ1-XＧ
ｅX膜上の前記第２のＳｉ1-YＧｅY膜の結晶粒径と異な
るように、前記第１のＳｉ1-XＧｅX膜と前記第１のＳｉ
1-XＧｅX膜上の前記第２のＳｉ1-YＧｅY膜とを結晶化す
る工程と、 前記第１のＳｉ1-XＧｅX膜上に前記第２のＳｉ1-YＧｅY
膜が形成された第１の領域、および、前記第１のＳｉ
1-XＧｅX膜のみの第２の領域をそれぞれ活性領域に用い
て、特性の異なるトランジスタをそれぞれ作り分ける工
程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項１０】 絶縁表面を有する基板上に第１のＳｉ
1-XＧｅX（０＜Ｘ≦１）膜を形成する工程と、 前記第１のＳｉ1-XＧｅX膜を所望の形状にパターニング
し、不必要な領域をエッチングにより除去する工程と、 パターニングされた前記第１のＳｉ1-XＧｅX膜上および
前記基板上に第２のＳｉ1-YＧｅY（０≦Ｙ＜１；Ｙ＜
Ｘ）膜を形成する工程と、 前記基板上の第２のＳｉ1-YＧｅY膜と前記第１のＳｉ
1-XＧｅX膜上の前記第２のＳｉ1-YＧｅY膜とを含む前記
基板全面に所定のレーザ光を照射することによって、前
記第１のＳｉ1-XＧｅX膜上の前記第２のＳｉ1-YＧｅY膜
のそれぞれの元素は前記第１のＳｉ1-XＧｅX膜に均一に
拡散され、前記第１のＳｉ1-XＧｅX膜と前記第２のＳｉ
1-YＧｅY膜との融点の違いにより、前記基板上の第２の
Ｓｉ1-YＧｅY膜の結晶粒径が前記拡散された第１のＳｉ
1-XＧｅX膜および前記第２のＳｉ1-YＧｅY膜の結晶粒径
と異なるように、前記基板上の第２のＳｉ1-YＧｅY膜と
前記拡散された第１のＳｉ1-XＧｅX膜および前記第２の
Ｓｉ1-YＧｅY膜とを結晶化する工程と、 前記第１のＳｉ1-XＧｅX膜および前記第２のＳｉ1-YＧ
ｅY膜が拡散された第１の領域、および、前記第２のＳ
ｉ1-YＧｅY膜のみの第２の領域をそれぞれ活性領域に用
いて、特性の異なるトランジスタをそれぞれ作り分ける
工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項１１】 前記第２の領域を活性領域として、表
示部の画素用トランジスタを形成する工程と、前記第１
の領域を活性領域として、周辺駆動回路に含まれる第１
の周辺駆動回路用トランジスタを形成する工程と、を少
なくとも有することを特徴とする請求項７乃至１０のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１２】 前記周辺駆動回路は、第２の周辺駆動
回路用トランジスタを含み、前記第２の周辺駆動回路用
トランジスタは、前記表示部の画素用トランジスタと同
様、前記第２の領域を活性領域として形成することを特
徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記結晶化する工程は、波長４００ｎ
ｍ以下のレーザー光を用い、該レーザー光を前記基板上
方より前記第１の領域および前記第２の領域の全面に照
射することにより行うことを特徴とする請求項７乃至１
０のいずれかに記載の半導体装置の製造方法。 - 【請求項１４】 前記波長４００ｎｍ以下のレーザー光
として、波長３０８ｎｍのＸｅＣｌエキシマレーザーを
用いることを特徴とする請求項１３記載の半導体装置の
製造方法。 - 【請求項１５】 前記Ｓｉ 1-X Ｇｅ X 膜または前記Ｓｉ
1-Y Ｇｅ Y 膜は、ＳｉＨ4ガスあるいはＳｉ2Ｈ6ガスとＧ
ｅＨ4ガスの混合ガスを材料として、ＣＶＤ法により形
成することを特徴とする請求項７乃至１０のいずれかに
記載の半導体装置の製造方法。 - 【請求項１６】 前記Ｓｉ1-XＧｅX膜の所定の領域に選
択的にＧｅ元素を導入する工程は、前記Ｓｉ1-XＧｅX膜
全面をフォトレジストで覆い、該フォトレジストを所定
の領域のみ開口した後、Ｇｅ+イオンドーピング法によ
り行われることを特徴とする請求項７記載の半導体装置
の製造方法。 - 【請求項１７】 前記第１のＳｉ1-XＧｅX膜および前記
第２のＳｉ1-YＧｅY膜は、大気中に曝すことなく、連続
して成膜することを特徴とする請求項９記載の半導体装
置の製造方法。 - 【請求項１８】 前記所定の領域に選択的に第２のＳｉ
1-YＧｅY膜を形成する工程は、少なくともフッ化水素と
過酸化水素を含む液をエッチャントとして用い、第２の
Ｓｉ1-YＧｅY膜を第１のＳｉ1-XＧｅX膜に対して選択的
にエッチングすることにより行うことを特徴とする請求
項８あるいは９記載の半導体装置の製造方法。 - 【請求項１９】 前記エッチャントにより第２のＳｉ
1-YＧｅY膜を選択的にエッチングする際、前記第１のＳ
ｉ1-XＧｅX膜と第２のＳｉ1-YＧｅY膜のそれぞれのゲル
マニウム分率ＸおよびＹを、Ｙ≧Ｘ＋０．２となるよう
にすることを特徴とする請求項１８記載の半導体装置の
製造方法。 - 【請求項２０】 前記第２のＳｉ1-YＧｅY膜を波長４０
０ｎｍ以下のレーザー光照射により結晶化する際、前記
第１のＳｉ1-XＧｅX膜上に前記第２のＳｉ1- YＧｅY膜が
形成された領域において、前記第１のＳｉ1-XＧｅX膜の
少なくとも上面が、前記レーザー光照射時に溶融状態と
なるようなエネルギーにてレーザー光照射を行うことを
特徴とする請求項１０あるいは１３記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07382096A JP3393571B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07382096A JP3393571B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266313A JPH09266313A (ja) | 1997-10-07 |
| JP3393571B2 true JP3393571B2 (ja) | 2003-04-07 |
Family
ID=13529184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07382096A Expired - Fee Related JP3393571B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393571B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3980159B2 (ja) | 1998-03-05 | 2007-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100317636B1 (ko) * | 1999-01-15 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막트랜지스터의 반도체층 및 그 제조방법 |
| US6346730B1 (en) * | 1999-04-06 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate |
| KR100759555B1 (ko) * | 2005-06-24 | 2007-09-18 | 삼성에스디아이 주식회사 | 평판 표시장치 및 그 제조 방법 |
| US8294222B2 (en) | 2008-12-23 | 2012-10-23 | International Business Machines Corporation | Band edge engineered Vt offset device |
| KR20160000512A (ko) | 2014-06-24 | 2016-01-05 | 삼성전자주식회사 | 메모리 장치 |
-
1996
- 1996-03-28 JP JP07382096A patent/JP3393571B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09266313A (ja) | 1997-10-07 |
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