JP3371504B2 - 合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法 - Google Patents
合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法Info
- Publication number
- JP3371504B2 JP3371504B2 JP00627094A JP627094A JP3371504B2 JP 3371504 B2 JP3371504 B2 JP 3371504B2 JP 00627094 A JP00627094 A JP 00627094A JP 627094 A JP627094 A JP 627094A JP 3371504 B2 JP3371504 B2 JP 3371504B2
- Authority
- JP
- Japan
- Prior art keywords
- wire
- interlayer insulating
- insulating film
- alloy electrode
- diameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた層間絶縁膜上にＳｉを含む金属材料を堆積し熱処理
を施して形成される合金電極にワイヤボンディングされ
た半導体装置及び上記合金電極の製造方法に関する。
れた層間絶縁膜上にＳｉを含む金属材料を堆積し熱処理
を施して形成される合金電極にワイヤボンディングされ
た半導体装置及び上記合金電極の製造方法に関する。
【０００２】
【従来技術】従来、集積回路装置（以下、ＩＣチップと
いう）は、半導体基板に抵抗・トランジスタ・コンデン
サ等の素子が形成され、それら素子上に層間絶縁膜が形
成されている。そして、この層間絶縁膜上に、上記ＩＣ
チップと外部回路とを電気的に接続する金属電極が形成
されている。この金属電極は、例えば、金属材料として
Ｓｉを１％程度含んだアルミニウム（以下、Ａｌ−Ｓｉ
合金という）等の薄膜から成るものが一般的に使用され
ている。
いう）は、半導体基板に抵抗・トランジスタ・コンデン
サ等の素子が形成され、それら素子上に層間絶縁膜が形
成されている。そして、この層間絶縁膜上に、上記ＩＣ
チップと外部回路とを電気的に接続する金属電極が形成
されている。この金属電極は、例えば、金属材料として
Ｓｉを１％程度含んだアルミニウム（以下、Ａｌ−Ｓｉ
合金という）等の薄膜から成るものが一般的に使用され
ている。
【０００３】この金属電極は、一般的にＳｉ基板を２５
０℃程度に加熱して、層間絶縁膜上にＡｌ−Ｓｉ合金か
ら成るＡｌ−Ｓｉ膜を所定の膜厚に堆積することにより
形成される。そしてこの後、シンタリングと呼ばれる高
温熱処理（通常、Ａｌ−Ｓｉ合金の場合には４００〜４
５０℃）を施すことにより、層間絶縁膜に設けられたコ
ンタクトホールを介して、上記素子あるいはＳｉ基板と
Ａｌ−Ｓｉ膜とを電気的に良好に接続するようにしてい
る。
０℃程度に加熱して、層間絶縁膜上にＡｌ−Ｓｉ合金か
ら成るＡｌ−Ｓｉ膜を所定の膜厚に堆積することにより
形成される。そしてこの後、シンタリングと呼ばれる高
温熱処理（通常、Ａｌ−Ｓｉ合金の場合には４００〜４
５０℃）を施すことにより、層間絶縁膜に設けられたコ
ンタクトホールを介して、上記素子あるいはＳｉ基板と
Ａｌ−Ｓｉ膜とを電気的に良好に接続するようにしてい
る。
【０００４】ここで、該Ａｌ−Ｓｉ膜からなる金属電極
は、上記素子の形成領域近傍の層間絶縁膜上では配線電
極として機能し、素子形成領域より離れた位置において
ワイヤボンディング用のボンディング電極が設定され
る。例えば複数のトランジスタセルを有する縦形半導体
装置（ＶＤＭＯＳ，ＩＧＢＴ素子等）のソース電極およ
びソースパッドに適用した場合を説明する。図１に示す
ように、Ｓｉ基板７４上において各トランジスタセル７
１上を避けてワイヤボンディング用の領域７２が設定さ
れ、この領域７２上のパッド部分７３に露出するＡｌ−
Ｓｉ膜７５においてワイヤボンディングが行われる。
は、上記素子の形成領域近傍の層間絶縁膜上では配線電
極として機能し、素子形成領域より離れた位置において
ワイヤボンディング用のボンディング電極が設定され
る。例えば複数のトランジスタセルを有する縦形半導体
装置（ＶＤＭＯＳ，ＩＧＢＴ素子等）のソース電極およ
びソースパッドに適用した場合を説明する。図１に示す
ように、Ｓｉ基板７４上において各トランジスタセル７
１上を避けてワイヤボンディング用の領域７２が設定さ
れ、この領域７２上のパッド部分７３に露出するＡｌ−
Ｓｉ膜７５においてワイヤボンディングが行われる。
【０００５】しかしながら、この図１より明らかなよう
に、領域７２及びパッド部分７３を設けることは、ＩＣ
チップの面積増大を招くという不具合がある。このＩＣ
チップ面積の増大を防ぐために、図２に示すように、ト
ランジスタセル７１上において直接ワイヤボンディング
を行うことが望まれる。ところで、上述のようにボンデ
ィング用電極は配線用電極としてのＡｌ−Ｓｉ膜と同時
に形成されるものであり、過剰のＳｉが含有されてい
る。そのため、Ａｌ結晶粒界などに必ずＳｉ微粒子が析
出する。この析出したＳｉ微粒子が要因となって、下層
と該Ａｌ−Ｓｉ膜との間に配置される層間絶縁膜にクラ
ックが入ることが、例えば文献“Ａ ＮＥＷ ＢＯＮＤ
ＦＡＩＬＵＲＥ ＷＩＲＥ ＣＲＡＴＥＲ ＩＮ Ｓ
ＵＲＦＡＣＥ ＭＯＵＮＴ ＤＥＶＩＣＥ（ＩＥＥＥ／
ＩＲＰＳ，１９８８，Ｐ５９〜Ｐ６３）”に報告されて
いる。すなわち、図３に示すように、ワイヤボンディン
グ時に、Ｓｉ基板８１上の層間絶縁膜８２の上面にある
Ａｌ−Ｓｉ膜８３中のＳｉ微粒子８４が原因となって、
層間絶縁膜８２にクラック８５が入ることが記載されて
いる。また、同文献は、層間絶縁膜８２の上面のＳｉ微
粒子８４の数が増大すると、ダメージが増大することを
指摘している。
に、領域７２及びパッド部分７３を設けることは、ＩＣ
チップの面積増大を招くという不具合がある。このＩＣ
チップ面積の増大を防ぐために、図２に示すように、ト
ランジスタセル７１上において直接ワイヤボンディング
を行うことが望まれる。ところで、上述のようにボンデ
ィング用電極は配線用電極としてのＡｌ−Ｓｉ膜と同時
に形成されるものであり、過剰のＳｉが含有されてい
る。そのため、Ａｌ結晶粒界などに必ずＳｉ微粒子が析
出する。この析出したＳｉ微粒子が要因となって、下層
と該Ａｌ−Ｓｉ膜との間に配置される層間絶縁膜にクラ
ックが入ることが、例えば文献“Ａ ＮＥＷ ＢＯＮＤ
ＦＡＩＬＵＲＥ ＷＩＲＥ ＣＲＡＴＥＲ ＩＮ Ｓ
ＵＲＦＡＣＥ ＭＯＵＮＴ ＤＥＶＩＣＥ（ＩＥＥＥ／
ＩＲＰＳ，１９８８，Ｐ５９〜Ｐ６３）”に報告されて
いる。すなわち、図３に示すように、ワイヤボンディン
グ時に、Ｓｉ基板８１上の層間絶縁膜８２の上面にある
Ａｌ−Ｓｉ膜８３中のＳｉ微粒子８４が原因となって、
層間絶縁膜８２にクラック８５が入ることが記載されて
いる。また、同文献は、層間絶縁膜８２の上面のＳｉ微
粒子８４の数が増大すると、ダメージが増大することを
指摘している。
【０００６】従って、図２に示すようにボンディング領
域を設定してワイヤボンディングを行うと、Ａｌワイヤ
７６下のＡｌ−Ｓｉ膜７５内のＳｉ微粒子が析出し、層
間絶縁膜（この場合、Ａｌ−Ｓｉ膜７５とトランジスタ
セル７１のゲート電極との間の絶縁膜が相当する）にク
ラックが入り、Ａｌ−Ｓｉ膜７５とゲート電極との間が
絶縁破壊されリークが生じ、ＩＣチップ不良となってし
まう。
域を設定してワイヤボンディングを行うと、Ａｌワイヤ
７６下のＡｌ−Ｓｉ膜７５内のＳｉ微粒子が析出し、層
間絶縁膜（この場合、Ａｌ−Ｓｉ膜７５とトランジスタ
セル７１のゲート電極との間の絶縁膜が相当する）にク
ラックが入り、Ａｌ−Ｓｉ膜７５とゲート電極との間が
絶縁破壊されリークが生じ、ＩＣチップ不良となってし
まう。
【０００７】
【発明の概要】本発明は、上記問題に鑑みなされたもの
であり、その目的とするところは、層間絶縁膜上に析出
したＳｉ微粒子による絶縁不良をなくすことのできる金
属電極にワイヤボンディングされた半導体装置及びその
金属電極の製造方法を提供することである。
であり、その目的とするところは、層間絶縁膜上に析出
したＳｉ微粒子による絶縁不良をなくすことのできる金
属電極にワイヤボンディングされた半導体装置及びその
金属電極の製造方法を提供することである。
【０００８】本発明者らの実験により、クラック発生に
よるＩＣチップ不良の原因は、Ｓｉ微粒子の数よりも、
むしろ、層間絶縁膜上面に存在するシリコン微粒子の径
にあることが明らかとなった。すなわち、本発明は層間
絶縁膜上面に存在するシリコン微粒子の径が大きい場合
にＩＣチップ不良が発生することを見いだし、以下のよ
うに新規な金属電極にワイヤボンディングされた半導体
装置及び金属電極の製造方法を提供するに至ったもので
ある。
よるＩＣチップ不良の原因は、Ｓｉ微粒子の数よりも、
むしろ、層間絶縁膜上面に存在するシリコン微粒子の径
にあることが明らかとなった。すなわち、本発明は層間
絶縁膜上面に存在するシリコン微粒子の径が大きい場合
にＩＣチップ不良が発生することを見いだし、以下のよ
うに新規な金属電極にワイヤボンディングされた半導体
装置及び金属電極の製造方法を提供するに至ったもので
ある。
【０００９】上記課題を解決するため、本発明は、半導
体基板上に形成された層間絶縁膜上にＳｉ（シリコン）
を含む金属材料を堆積し熱処理を施して形成される金属
電極にワイヤボンディングされた半導体装置であって、
前記層間絶縁膜の上面に析出するＳｉ微粒子の径が、
２．８μｍ以下のもののみ存在すると共に、前記ワイヤ
ボンディングに用いられるワイヤの直径が２００μｍ以
上であることを要旨とする。すなわち本発明の合金電極
は、層間絶縁膜上に析出するＳｉ微粒子の径か２．８μ
ｍ以下で形成され、Ｓｉ微粒子の径が小さい。このた
め、ボンディング用電極に大きな超音波パワーや大きな
荷重等の作用を受けても、Ｓｉ微粒子の径が小さいため
に作用を受ける表面積が少なく、下地の層間絶縁膜にク
ラックなどのダメージが生じ難くなる。また、ワイヤボ
ンディングに用いられるワイヤの直径が２００μｍ以上
のものとすることで、ボンディングを強固に行うことが
できる。
体基板上に形成された層間絶縁膜上にＳｉ（シリコン）
を含む金属材料を堆積し熱処理を施して形成される金属
電極にワイヤボンディングされた半導体装置であって、
前記層間絶縁膜の上面に析出するＳｉ微粒子の径が、
２．８μｍ以下のもののみ存在すると共に、前記ワイヤ
ボンディングに用いられるワイヤの直径が２００μｍ以
上であることを要旨とする。すなわち本発明の合金電極
は、層間絶縁膜上に析出するＳｉ微粒子の径か２．８μ
ｍ以下で形成され、Ｓｉ微粒子の径が小さい。このた
め、ボンディング用電極に大きな超音波パワーや大きな
荷重等の作用を受けても、Ｓｉ微粒子の径が小さいため
に作用を受ける表面積が少なく、下地の層間絶縁膜にク
ラックなどのダメージが生じ難くなる。また、ワイヤボ
ンディングに用いられるワイヤの直径が２００μｍ以上
のものとすることで、ボンディングを強固に行うことが
できる。
【００１０】
【００１１】
【００１２】また、ワイヤボンディングに用いられるワ
イヤのつぶれ幅をワイヤ径の１．２倍以上とすること
で、ワイヤと金属電極との接合部の耐久性を向上するこ
とができる。さらに、本発明の金属電極の製造方法は、
半導体基板上に形成された層間絶縁膜上にＳｉを含む金
属材料を堆積し熱処理を施して形成される金属電極の製
造方法であって、前記熱処理として前記金属材料に適応
した高温熱処理を所定時間施し、この高温熱処理終了後
の所定時間以内に、室温以下の雰囲気に前記半導体基板
をさらして冷却することを要旨とする。
イヤのつぶれ幅をワイヤ径の１．２倍以上とすること
で、ワイヤと金属電極との接合部の耐久性を向上するこ
とができる。さらに、本発明の金属電極の製造方法は、
半導体基板上に形成された層間絶縁膜上にＳｉを含む金
属材料を堆積し熱処理を施して形成される金属電極の製
造方法であって、前記熱処理として前記金属材料に適応
した高温熱処理を所定時間施し、この高温熱処理終了後
の所定時間以内に、室温以下の雰囲気に前記半導体基板
をさらして冷却することを要旨とする。
【００１３】本発明の製造方法によれば、高温熱処理終
了後の所定時間以内に、室温以下の雰囲気に半導体基板
をさらして冷却することで、金属電極の層間絶縁膜の上
面に析出するＳｉ微粒子の径を、再現性よく小さくする
ことができる。好適な態様として、前記高温熱処理終了
後の所定時間が１０分であることが望ましく、前記室温
以下の雰囲気は０〜４０℃の温度範囲であることが望ま
しい。また、前記金属電極の成膜時の温度は７５〜２０
０℃とすることが望ましい。なお、前記金属材料はスパ
ッタにより前記層間絶縁膜上に堆積することができる。
了後の所定時間以内に、室温以下の雰囲気に半導体基板
をさらして冷却することで、金属電極の層間絶縁膜の上
面に析出するＳｉ微粒子の径を、再現性よく小さくする
ことができる。好適な態様として、前記高温熱処理終了
後の所定時間が１０分であることが望ましく、前記室温
以下の雰囲気は０〜４０℃の温度範囲であることが望ま
しい。また、前記金属電極の成膜時の温度は７５〜２０
０℃とすることが望ましい。なお、前記金属材料はスパ
ッタにより前記層間絶縁膜上に堆積することができる。
【００１４】
【実施例】以下、本発明の金属電極、特に、ワイヤボン
ディングされるボンディング用電極を具体的な実施例に
基づいて説明する。図２は本発明を適用して形成される
絶縁ゲート型バイポーラトランジスタの要部断面構造図
であり、Ｓｉ基板７４に構成された複数のトランジスタ
セル７１上に、ソース電極としてＡｌ−Ｓｉ膜７５が形
成されている。そして、トランジスタセル７１上にワイ
ヤボンディング用の領域が設定され、パッド部分７３と
されている。このパッド部分７３に露出するＡｌ−Ｓｉ
膜７５においてＡｌワイヤ７６によるワイヤボンディン
グが行われる。尚、絶縁ゲート型バイポーラトランジス
タのセル構造を示す基板内ｐｎｐｎ構造はその図示を省
略している。また、図４には、トランジスタセル領域の
平面図を示す。図４に示すように、１セル（斜線部）２
１は、Ａｌ電極とＳｉ電極とが直接接合するコンタクト
部（Ｓｉ基板）２２と層間絶縁膜２３とから成る繰り返
し単位である。例えば、２０μｍセルの場合、繰り返し
単位は２０μｍ×２０μｍの面積となる。
ディングされるボンディング用電極を具体的な実施例に
基づいて説明する。図２は本発明を適用して形成される
絶縁ゲート型バイポーラトランジスタの要部断面構造図
であり、Ｓｉ基板７４に構成された複数のトランジスタ
セル７１上に、ソース電極としてＡｌ−Ｓｉ膜７５が形
成されている。そして、トランジスタセル７１上にワイ
ヤボンディング用の領域が設定され、パッド部分７３と
されている。このパッド部分７３に露出するＡｌ−Ｓｉ
膜７５においてＡｌワイヤ７６によるワイヤボンディン
グが行われる。尚、絶縁ゲート型バイポーラトランジス
タのセル構造を示す基板内ｐｎｐｎ構造はその図示を省
略している。また、図４には、トランジスタセル領域の
平面図を示す。図４に示すように、１セル（斜線部）２
１は、Ａｌ電極とＳｉ電極とが直接接合するコンタクト
部（Ｓｉ基板）２２と層間絶縁膜２３とから成る繰り返
し単位である。例えば、２０μｍセルの場合、繰り返し
単位は２０μｍ×２０μｍの面積となる。
【００１５】図５（ａ）〜（ｃ）を用いて、本発明一実
施例におけるＡｌ−Ｓｉ膜形成過程を説明する。図５
（ａ）〜（ｃ）は本発明一実施例に係るボンディング用
電極におけるＳｉ微粒子の生成及び成長状態を示した断
面模式図である。まず、半導体基板であるＳｉ基板１１
には、その内部或いは上部に公知の加工技術を用いてト
ランジスタ・抵抗・コンデンサなどの素子が形成されて
いる。そしてこれら素子を覆うように該Ｓｉ基板１１上
には、図５（ａ）に示すように、ＣＶＤ法などにより層
間絶縁膜１２が０．５〜１．５μｍ程度形成されてい
る。この層間絶縁膜１２は、例えば、ＢＰＳＧ膜，ＰＳ
Ｇ膜，ＴＥＯＳ膜あるいはＣＶＤ−ＳｉＯ２膜など、周
知の絶縁膜から成る。そして、この上にスパッタリング
法により配線用およびボンディング用電極となるＡｌ−
Ｓｉ金属材料から成るＡｌ−Ｓｉ膜１３を堆積する。こ
のＡｌ−Ｓｉ膜形成行程では、成膜温度を１００℃とし
てＳｉ微粒子１３ａを均一分散させた。なお、基板温度
範囲は７５〜２００℃とすることができる。スパッタリ
ング条件は、パワー７．２ｋＷ、ガス圧６ｍＴｏｒｒ、
基板加熱温度１００℃にて、Ｓｉを０．５〜２ｗｔ％含
むＡｌ−Ｓｉ合金から成るターゲットを用いた。又、基
板加熱は半導体基板１１をチャックするステージのヒー
タにより加熱されたＡｒガスを基板裏面に吹き付けるこ
とにより行い、温度はヒータに通電する電流量により制
御した。
施例におけるＡｌ−Ｓｉ膜形成過程を説明する。図５
（ａ）〜（ｃ）は本発明一実施例に係るボンディング用
電極におけるＳｉ微粒子の生成及び成長状態を示した断
面模式図である。まず、半導体基板であるＳｉ基板１１
には、その内部或いは上部に公知の加工技術を用いてト
ランジスタ・抵抗・コンデンサなどの素子が形成されて
いる。そしてこれら素子を覆うように該Ｓｉ基板１１上
には、図５（ａ）に示すように、ＣＶＤ法などにより層
間絶縁膜１２が０．５〜１．５μｍ程度形成されてい
る。この層間絶縁膜１２は、例えば、ＢＰＳＧ膜，ＰＳ
Ｇ膜，ＴＥＯＳ膜あるいはＣＶＤ−ＳｉＯ２膜など、周
知の絶縁膜から成る。そして、この上にスパッタリング
法により配線用およびボンディング用電極となるＡｌ−
Ｓｉ金属材料から成るＡｌ−Ｓｉ膜１３を堆積する。こ
のＡｌ−Ｓｉ膜形成行程では、成膜温度を１００℃とし
てＳｉ微粒子１３ａを均一分散させた。なお、基板温度
範囲は７５〜２００℃とすることができる。スパッタリ
ング条件は、パワー７．２ｋＷ、ガス圧６ｍＴｏｒｒ、
基板加熱温度１００℃にて、Ｓｉを０．５〜２ｗｔ％含
むＡｌ−Ｓｉ合金から成るターゲットを用いた。又、基
板加熱は半導体基板１１をチャックするステージのヒー
タにより加熱されたＡｒガスを基板裏面に吹き付けるこ
とにより行い、温度はヒータに通電する電流量により制
御した。
【００１６】次に、上記Ａｌ−Ｓｉ膜１３をフォトエッ
チングにより所定のパターンにパターニングする。この
後、低温熱処理として１４０℃で６０分のプリシンタを
施す。このプリシンタでは、図５（ｂ）に示すように、
Ｓｉ核の生成が行われる。なお、低温熱処理工程の温度
範囲は１００〜２００℃とすることができる。次に、高
温熱処理として４５０℃で３０分のシンタリングを施
す。このシンタリングでは、図５（ｃ）に示すように、
Ｓｉ核の成長が行われてボンディング用電極が形成され
る。また、このシンタリングにより層間絶縁膜１２が介
在しない部分ではＳｉ基板１１とＡｌ−Ｓｉ膜１３とが
電気的に良好に接続される。
チングにより所定のパターンにパターニングする。この
後、低温熱処理として１４０℃で６０分のプリシンタを
施す。このプリシンタでは、図５（ｂ）に示すように、
Ｓｉ核の生成が行われる。なお、低温熱処理工程の温度
範囲は１００〜２００℃とすることができる。次に、高
温熱処理として４５０℃で３０分のシンタリングを施
す。このシンタリングでは、図５（ｃ）に示すように、
Ｓｉ核の成長が行われてボンディング用電極が形成され
る。また、このシンタリングにより層間絶縁膜１２が介
在しない部分ではＳｉ基板１１とＡｌ−Ｓｉ膜１３とが
電気的に良好に接続される。
【００１７】次に、図６〜図１３に示す実験結果に基づ
き本発明実施例のボンディング用電極について説明す
る。まず、図６に示すＳｉ微粒子の最大径とトランジス
タのＧ−Ｓ間（ゲート／ソース間）リーク不良率との関
係図に基づき説明する。この図６には、２種類のボンデ
ィング条件（ワイヤボンディング時の超音波パワー）に
おけるＳｉ微粒子最大径とＧ−Ｓ間リーク不良率との関
係を示している。なお、ボンディング条件は、図７に示
すように、ワイヤ径とそのボンディング時のつぶれ幅と
の関係にてあらわすことができる。図６から明らかなよ
うに、つぶれ幅／ワイヤ径が１．１である条件１では、
Ｓｉ微粒子の最大径が３μｍを越えてもＧ−Ｓ間リーク
不良が発生しないものの、つぶれ幅／ワイヤ径が１．２
（超音波パワー：使用できる最低条件）である条件２に
おいては、そのＳｉ微粒子径が２．８μｍを越えると、
Ｇ−Ｓ間リーク不良が発生してしまう。
き本発明実施例のボンディング用電極について説明す
る。まず、図６に示すＳｉ微粒子の最大径とトランジス
タのＧ−Ｓ間（ゲート／ソース間）リーク不良率との関
係図に基づき説明する。この図６には、２種類のボンデ
ィング条件（ワイヤボンディング時の超音波パワー）に
おけるＳｉ微粒子最大径とＧ−Ｓ間リーク不良率との関
係を示している。なお、ボンディング条件は、図７に示
すように、ワイヤ径とそのボンディング時のつぶれ幅と
の関係にてあらわすことができる。図６から明らかなよ
うに、つぶれ幅／ワイヤ径が１．１である条件１では、
Ｓｉ微粒子の最大径が３μｍを越えてもＧ−Ｓ間リーク
不良が発生しないものの、つぶれ幅／ワイヤ径が１．２
（超音波パワー：使用できる最低条件）である条件２に
おいては、そのＳｉ微粒子径が２．８μｍを越えると、
Ｇ−Ｓ間リーク不良が発生してしまう。
【００１８】例えば、エンジンルームの様な高温環境下
に用いる半導体装置のボンディング用電極として用いる
には、次に説明するように、条件２以上のボンディング
強度が必要となる。ここで図８に、ワイヤ径を一定（４
００μｍ）とした時のワイヤつぶれ幅とせん断強度との
関係を示す。なお、せん断強度は、ボンディングされた
ワイヤを一定の荷重にてせん断した時の荷重であらわし
ている。また図８には、ボンディング後に耐久試験（熱
サイクル試験）を行い、その耐久試験前後のデータをあ
わせて図示してある。
に用いる半導体装置のボンディング用電極として用いる
には、次に説明するように、条件２以上のボンディング
強度が必要となる。ここで図８に、ワイヤ径を一定（４
００μｍ）とした時のワイヤつぶれ幅とせん断強度との
関係を示す。なお、せん断強度は、ボンディングされた
ワイヤを一定の荷重にてせん断した時の荷重であらわし
ている。また図８には、ボンディング後に耐久試験（熱
サイクル試験）を行い、その耐久試験前後のデータをあ
わせて図示してある。
【００１９】図８に示すように、耐久試験前では、つぶ
れ幅に対するせん断強度はほぼ同等であるが、耐久試験
後には、つぶれ幅に比例してせん断強度が強くなること
がわかる。ワイヤボンディング電極を高温環境下にて使
用するためには、上記のせん断強度が０．５Ｎ以上必要
であり、図８から、つぶれ幅が４８０μｍ以上必要であ
ることがわかる。すなわち、つぶれ幅／ワイヤ径が１．
２以上必要であることがわかる。
れ幅に対するせん断強度はほぼ同等であるが、耐久試験
後には、つぶれ幅に比例してせん断強度が強くなること
がわかる。ワイヤボンディング電極を高温環境下にて使
用するためには、上記のせん断強度が０．５Ｎ以上必要
であり、図８から、つぶれ幅が４８０μｍ以上必要であ
ることがわかる。すなわち、つぶれ幅／ワイヤ径が１．
２以上必要であることがわかる。
【００２０】また、図９には超音波出力に対するつぶれ
幅及び耐圧不良率の関係を示す。この図９により、ボン
ディング時の超音波パワーが１２０を越えると耐圧不良
が発生する。この時のつぶれ幅は上限で８２０μｍであ
る。従って、ワイヤ径が一定の条件（４００μｍ）にお
いては、つぶれ幅が８２０μｍまでは不良が発生せず、
それ以上のつぶれ幅となると超音波パワー過剰のため
に、不良が発生する。
幅及び耐圧不良率の関係を示す。この図９により、ボン
ディング時の超音波パワーが１２０を越えると耐圧不良
が発生する。この時のつぶれ幅は上限で８２０μｍであ
る。従って、ワイヤ径が一定の条件（４００μｍ）にお
いては、つぶれ幅が８２０μｍまでは不良が発生せず、
それ以上のつぶれ幅となると超音波パワー過剰のため
に、不良が発生する。
【００２１】また、図１０に上記の図８と図９にて示し
た関係を、つぶれ幅／ワイヤ径と、耐久性及びリーク不
良率との関係にて示す。上記の図８ではワイヤ径を一定
として説明したが、つぶれ幅／ワイヤ径との関係で示す
と、所定の耐久性（せん断強度）を得るためには、つぶ
れ幅／ワイヤ径が１．２以上必要であることがわかる。
また、超音波パワーによるリーク不良の発生に対して
は、つぶれ幅／ワイヤ径が１．８７以下であれば良い。
た関係を、つぶれ幅／ワイヤ径と、耐久性及びリーク不
良率との関係にて示す。上記の図８ではワイヤ径を一定
として説明したが、つぶれ幅／ワイヤ径との関係で示す
と、所定の耐久性（せん断強度）を得るためには、つぶ
れ幅／ワイヤ径が１．２以上必要であることがわかる。
また、超音波パワーによるリーク不良の発生に対して
は、つぶれ幅／ワイヤ径が１．８７以下であれば良い。
【００２２】このように厳しい使用環境下にて用いる半
導体装置のボンディング用電極としては、つぶれ幅／ワ
イヤ径が１．２以上となるボンディング強度が必要であ
る。従って、図６により、２．８μｍ以下のＳｉ微粒子
のみが析出するように構成することが、リーク不良を防
止するのに必要である。ところで、層間絶縁膜にクラッ
クを発生させる最大の原因は、層間絶縁膜上に析出する
Ｓｉ微粒子の径の大きさである。その径の大きさに伴う
不具合の発生について図１１を用いて説明する。図１１
にはＳｉ微粒子と層間絶縁膜との間の界面モデルを示
す。
導体装置のボンディング用電極としては、つぶれ幅／ワ
イヤ径が１．２以上となるボンディング強度が必要であ
る。従って、図６により、２．８μｍ以下のＳｉ微粒子
のみが析出するように構成することが、リーク不良を防
止するのに必要である。ところで、層間絶縁膜にクラッ
クを発生させる最大の原因は、層間絶縁膜上に析出する
Ｓｉ微粒子の径の大きさである。その径の大きさに伴う
不具合の発生について図１１を用いて説明する。図１１
にはＳｉ微粒子と層間絶縁膜との間の界面モデルを示
す。
【００２３】図１１に示すように、例えばＢＰＳＧより
なる層間絶縁膜９２上に形成されたＡｌ−Ｓｉ膜９３中
には、Ｓｉ微粒子９４が少なからず形成される。このＳ
ｉ微粒子９４は、図示の如く、数ｎｍのＡｌ結晶を介し
て層間絶縁膜９２上において、Ａｌの結晶粒界に山形状
に析出され、その中心部が下層の層間絶縁膜９２とアモ
ルファス部分９４ａにて連結している。Ｓｉ微粒子９４
は、ワイヤボンディング時にその表面に超音波振動等の
作用力を受けるため、この表面積が大きい程、作用力を
受けやすくなる。そしてＳｉ微粒子９４が作用力を受け
るとそれが伝播され、層間絶縁膜９２にクラックが生じ
てしまう。したがっで、この表面積を小さくすれば、即
ちＳｉ微粒子の径を小さくすれば、作用力を受ける量は
減少し、層間絶縁膜のクラックの発生を抑えることがで
きるのである。
なる層間絶縁膜９２上に形成されたＡｌ−Ｓｉ膜９３中
には、Ｓｉ微粒子９４が少なからず形成される。このＳ
ｉ微粒子９４は、図示の如く、数ｎｍのＡｌ結晶を介し
て層間絶縁膜９２上において、Ａｌの結晶粒界に山形状
に析出され、その中心部が下層の層間絶縁膜９２とアモ
ルファス部分９４ａにて連結している。Ｓｉ微粒子９４
は、ワイヤボンディング時にその表面に超音波振動等の
作用力を受けるため、この表面積が大きい程、作用力を
受けやすくなる。そしてＳｉ微粒子９４が作用力を受け
るとそれが伝播され、層間絶縁膜９２にクラックが生じ
てしまう。したがっで、この表面積を小さくすれば、即
ちＳｉ微粒子の径を小さくすれば、作用力を受ける量は
減少し、層間絶縁膜のクラックの発生を抑えることがで
きるのである。
【００２４】次に、Ｓｉ微粒子の数とリーク不良発生率
との関係を図１２を参照して説明する。この図１２に示
すように、析出したＳｉ微粒子の最大径が２．８μｍの
場合、Ｓｉ微粒子数が１５０個／９００μｍ2 以下であ
れば、Ｇ−Ｓ間リーク不良は発生しない。従って、層間
絶縁膜との界面に析出するＳｉ微粒子が１５０個／９０
０μｍ2 以下であれば、更に良いことがわかる。つま
り、層間絶縁膜に伝播エネルギーは作用力を及ぼすＳｉ
微粒子の径と共にその後も、Ｇ−Ｓ間リーク不良に関係
すると考えられ、Ｓｉ微粒子の径が２．８μｍ以下であ
り、かつその数が１５０個／９００μｍ2 以下とするこ
とで、更にＧ−Ｓ間不良発生を抑制することができる。
なお、析出したＳｉ微粒子の最大径が２．８μｍ以下の
場合、許容できるＳｉ微粒子数は１５０個／９００μｍ
2 より多少多くても良い。
との関係を図１２を参照して説明する。この図１２に示
すように、析出したＳｉ微粒子の最大径が２．８μｍの
場合、Ｓｉ微粒子数が１５０個／９００μｍ2 以下であ
れば、Ｇ−Ｓ間リーク不良は発生しない。従って、層間
絶縁膜との界面に析出するＳｉ微粒子が１５０個／９０
０μｍ2 以下であれば、更に良いことがわかる。つま
り、層間絶縁膜に伝播エネルギーは作用力を及ぼすＳｉ
微粒子の径と共にその後も、Ｇ−Ｓ間リーク不良に関係
すると考えられ、Ｓｉ微粒子の径が２．８μｍ以下であ
り、かつその数が１５０個／９００μｍ2 以下とするこ
とで、更にＧ−Ｓ間不良発生を抑制することができる。
なお、析出したＳｉ微粒子の最大径が２．８μｍ以下の
場合、許容できるＳｉ微粒子数は１５０個／９００μｍ
2 より多少多くても良い。
【００２５】また、図１３には、金属電極を形成するた
めのスパッタターゲットであるＡｌ−Ｓｉ合金中のＳｉ
含有率とＧ−Ｓ間リーク不良率との関係を示す。この図
１３から、Ｓｉ含有率が２ｗｔ％を越えるとリーク不良
が発生することがわかる。これは、Ｓｉが多く含有され
ることでＳｉどうしの凝集が起こりやすいと考えられ、
たとえＡｌ−Ｓｉ膜を低温で堆積しても上述のように
２．８μｍ以下のもののみでの電極形成が困難となり、
その結果、２．８μｍを越えるＳｉ微粒子が層間絶縁膜
上に発生するためと考えられる。
めのスパッタターゲットであるＡｌ−Ｓｉ合金中のＳｉ
含有率とＧ−Ｓ間リーク不良率との関係を示す。この図
１３から、Ｓｉ含有率が２ｗｔ％を越えるとリーク不良
が発生することがわかる。これは、Ｓｉが多く含有され
ることでＳｉどうしの凝集が起こりやすいと考えられ、
たとえＡｌ−Ｓｉ膜を低温で堆積しても上述のように
２．８μｍ以下のもののみでの電極形成が困難となり、
その結果、２．８μｍを越えるＳｉ微粒子が層間絶縁膜
上に発生するためと考えられる。
【００２６】なお、Ａｌ−Ｓｉ中のＳｉ含有率が０．５
ｗｔ％以下になると、この電極とＳｉ基板との接合に不
良が発生してしまうため、０．５ｗｔ％以上とするのが
良い。次に、本実施例の低温堆積、プリシンタ及びシン
タリングの２段階熱処理について説明する。
ｗｔ％以下になると、この電極とＳｉ基板との接合に不
良が発生してしまうため、０．５ｗｔ％以上とするのが
良い。次に、本実施例の低温堆積、プリシンタ及びシン
タリングの２段階熱処理について説明する。
【００２７】本実施例のボンディング用電極において
は、図５（ａ）に示すように、先ず、層間絶縁膜１２上
にＡｌ−Ｓｉ膜１３が温度範囲７５〜２００℃の低温に
て成膜される。このとき層間絶縁膜上に析出するＳｉ微
粒子１３ａの径は小さく、膜中におけるＳｉ微粒子１３
ａの分布も均一である。これは温度が低いためＡｌ中の
Ｓｉの拡散速度が小さく、またＳｉ微粒子どうしの出会
う確率も小さいためと考えられる。次に、このように形
成されたＡｌ−Ｓｉ膜１３に対して、図５（ｂ）に示す
ように、温度範囲が１００〜２００℃、更に望ましくは
温度範囲が１００〜１５０℃の低温熱処理を施してい
る。この低温熱処理において、Ｓｉ微粒子１３ａの粒成
長がゆっくり進行（Ｓｉ核の生成）する。この後、図５
（ｃ）に示すように、高温熱処理であるシンタリングを
施すことにより、Ｓｉ核が成長する。つまり２段階の熱
処理を、低温で成膜したＡｌ−Ｓｉ膜１３に施すことに
よりその膜中のＳｉ微粒子１３ａを大きく成長させるこ
となく均一に析出させることができるのである。このた
め、本実施例においては、Ａｌ−Ｓｉ膜１３下の層間絶
縁膜１２上に析出されるＳｉ微粒子１３ａの数は少なく
その径も小さいので、ワイヤボンディングなどにおいて
層間絶縁膜１２のクラック発生を極めて少なくできる。
即ち、ボンディングにおける品質を極めて安定したもの
とすることができる。
は、図５（ａ）に示すように、先ず、層間絶縁膜１２上
にＡｌ−Ｓｉ膜１３が温度範囲７５〜２００℃の低温に
て成膜される。このとき層間絶縁膜上に析出するＳｉ微
粒子１３ａの径は小さく、膜中におけるＳｉ微粒子１３
ａの分布も均一である。これは温度が低いためＡｌ中の
Ｓｉの拡散速度が小さく、またＳｉ微粒子どうしの出会
う確率も小さいためと考えられる。次に、このように形
成されたＡｌ−Ｓｉ膜１３に対して、図５（ｂ）に示す
ように、温度範囲が１００〜２００℃、更に望ましくは
温度範囲が１００〜１５０℃の低温熱処理を施してい
る。この低温熱処理において、Ｓｉ微粒子１３ａの粒成
長がゆっくり進行（Ｓｉ核の生成）する。この後、図５
（ｃ）に示すように、高温熱処理であるシンタリングを
施すことにより、Ｓｉ核が成長する。つまり２段階の熱
処理を、低温で成膜したＡｌ−Ｓｉ膜１３に施すことに
よりその膜中のＳｉ微粒子１３ａを大きく成長させるこ
となく均一に析出させることができるのである。このた
め、本実施例においては、Ａｌ−Ｓｉ膜１３下の層間絶
縁膜１２上に析出されるＳｉ微粒子１３ａの数は少なく
その径も小さいので、ワイヤボンディングなどにおいて
層間絶縁膜１２のクラック発生を極めて少なくできる。
即ち、ボンディングにおける品質を極めて安定したもの
とすることができる。
【００２８】一方、金属電極の形成工程において、温度
が高い程、Ａｌ中のＳｉの拡散速度は速い。又、自由エ
ネルギーは、ある粒径ｄ0 以上は粒径が大きくなった方
が安定である。このことから、図１４（ａ）に示すよう
に、Ａｌ−Ｓｉ膜５３の成膜温度が高い程、Ｓｉどうし
が集まり易くなり、Ｓｉ微粒子５３ａの径は大きくな
る。これをシンタリングすればＳｉ微粒子が更に成長
し、図１４（ｂ）に示すように、層間絶縁膜５２上に径
の大きいＳｉ微粒子５３ａが析出しやすくなる。
が高い程、Ａｌ中のＳｉの拡散速度は速い。又、自由エ
ネルギーは、ある粒径ｄ0 以上は粒径が大きくなった方
が安定である。このことから、図１４（ａ）に示すよう
に、Ａｌ−Ｓｉ膜５３の成膜温度が高い程、Ｓｉどうし
が集まり易くなり、Ｓｉ微粒子５３ａの径は大きくな
る。これをシンタリングすればＳｉ微粒子が更に成長
し、図１４（ｂ）に示すように、層間絶縁膜５２上に径
の大きいＳｉ微粒子５３ａが析出しやすくなる。
【００２９】また、図１５（ａ）に示すように、基板温
度を７５℃未満の低温で成膜したＡｌ−Ｓｉ膜６３は、
析出するＳｉ微粒子６３ａの径は小さく膜中の分布も均
一である。ところが、図１５（ｂ）に示すように、低温
熱処理を行っても、Ｓｉ微粒子６３ａの成長は急激に進
行し、一部のＳｉ微粒子６３ａの粒径が大きくなる。更
に、図１５（ｃ）に示すように、形成されたＡｌ−Ｓｉ
膜６３に高温熱処理を施すと、Ｓｉ微粒子６３ａは粒成
長がさらに進行して粒径が大きくなると共に、粒径の揃
った均一な分散とならない。
度を７５℃未満の低温で成膜したＡｌ−Ｓｉ膜６３は、
析出するＳｉ微粒子６３ａの径は小さく膜中の分布も均
一である。ところが、図１５（ｂ）に示すように、低温
熱処理を行っても、Ｓｉ微粒子６３ａの成長は急激に進
行し、一部のＳｉ微粒子６３ａの粒径が大きくなる。更
に、図１５（ｃ）に示すように、形成されたＡｌ−Ｓｉ
膜６３に高温熱処理を施すと、Ｓｉ微粒子６３ａは粒成
長がさらに進行して粒径が大きくなると共に、粒径の揃
った均一な分散とならない。
【００３０】次に本発明の他の実施例として、別の熱処
理方法を行う例を説明する。別の熱処理方法として、前
述の実施例と同様に、低温、すなわち基板温度範囲を７
５〜２００℃としたＡｌ−Ｓｉ膜の成長後に、高温熱処
理、例えば４５０℃で３０分のシンタリングを実施し、
そして１０分以内、望ましくは５分以内に半導体基板で
あるＳｉ基板をシンター炉から室温以下の雰囲気に出し
て冷却する。この急冷を行うと、Ａｌ−Ｓｉ膜の内部の
Ｓｉ微粒子の径が２．８μｍを越えないでＡｌ−Ｓｉ膜
が形成される。これに対して通常行われている冷却条
件、すなわちＡｌシンター後に３℃／ｍｉｎで３００℃
まで冷却してから５分程で室温に出す条件で実施する
と、Ａｌ−Ｓｉ膜の内部のＳｉ微粒子の径が３．６μｍ
を越えてしまい、不良を発生させる原因となる。これは
Ａｌ中のＳｉ原子の拡散速度が４５０℃では２．８×１
０−１０ ｃｍ２ ／ｓｅｃ、３００℃では拡散速度が
６．５×１０−１３ ｃｍ２ ／ｓｅｃ、５０℃では拡
散速度が１．０×１０−２２ｃｍ２ ／ｓｅｃであり、
Ｓｉの析出量が４５０℃でＡｌに対して０．５％である
のに対し、３００℃での析出量は０．９％となっている
ことから、ゆっくり冷却するとＳｉ原子の出会う確率が
高くて粒子化が促進するためと推定される。従って、冷
却を早くすることで、Ａｌ中のＳｉ原子の大型化を抑え
ることができる。
理方法を行う例を説明する。別の熱処理方法として、前
述の実施例と同様に、低温、すなわち基板温度範囲を７
５〜２００℃としたＡｌ−Ｓｉ膜の成長後に、高温熱処
理、例えば４５０℃で３０分のシンタリングを実施し、
そして１０分以内、望ましくは５分以内に半導体基板で
あるＳｉ基板をシンター炉から室温以下の雰囲気に出し
て冷却する。この急冷を行うと、Ａｌ−Ｓｉ膜の内部の
Ｓｉ微粒子の径が２．８μｍを越えないでＡｌ−Ｓｉ膜
が形成される。これに対して通常行われている冷却条
件、すなわちＡｌシンター後に３℃／ｍｉｎで３００℃
まで冷却してから５分程で室温に出す条件で実施する
と、Ａｌ−Ｓｉ膜の内部のＳｉ微粒子の径が３．６μｍ
を越えてしまい、不良を発生させる原因となる。これは
Ａｌ中のＳｉ原子の拡散速度が４５０℃では２．８×１
０−１０ ｃｍ２ ／ｓｅｃ、３００℃では拡散速度が
６．５×１０−１３ ｃｍ２ ／ｓｅｃ、５０℃では拡
散速度が１．０×１０−２２ｃｍ２ ／ｓｅｃであり、
Ｓｉの析出量が４５０℃でＡｌに対して０．５％である
のに対し、３００℃での析出量は０．９％となっている
ことから、ゆっくり冷却するとＳｉ原子の出会う確率が
高くて粒子化が促進するためと推定される。従って、冷
却を早くすることで、Ａｌ中のＳｉ原子の大型化を抑え
ることができる。
【００３１】この冷却は図１６（ａ）、図１６（ｂ）で
示すように、ウエハ１２０をＡｌシンタ炉１００から炉
外１３０に出すことで実現できる。しかし、冷却をさら
に急激に実施するとウエハ１２０にかかる熱勾配が大き
くなり、熱歪みを生じて基板を破損することが懸念され
る。従って、ここではいわゆる水冷などのクエンチ（急
冷）は考えていない。ただ通常の大気中（一年中を通し
ての気温範囲で、通常は１０〜２５℃程度）にボート１
１０ごと取り出し、放置することのみで十分目的が達成
できる。
示すように、ウエハ１２０をＡｌシンタ炉１００から炉
外１３０に出すことで実現できる。しかし、冷却をさら
に急激に実施するとウエハ１２０にかかる熱勾配が大き
くなり、熱歪みを生じて基板を破損することが懸念され
る。従って、ここではいわゆる水冷などのクエンチ（急
冷）は考えていない。ただ通常の大気中（一年中を通し
ての気温範囲で、通常は１０〜２５℃程度）にボート１
１０ごと取り出し、放置することのみで十分目的が達成
できる。
【００３２】そこで図１７に示すように、通常のＡｌシ
ンタ炉で４００〜４５０℃で加熱後、１０分以内、特に
約５分で炉外に大気中（約２０℃）に放置した結果、Ａ
ｌ−Ｓｉ膜の内部のＳｉ微粒子の径は２．４〜２．８μ
ｍであり、不良は発生しないことが判明した。従って、
クエンチ程ではない速さの冷却により、望ましい特性の
電極を得ることができる。すなわち、本実施例において
も、上記一実施例の如く、層間絶縁膜上面に析出するＳ
ｉ微粒子の径を小さく、しかも再現性よく制御すること
ができ、ワイヤボンディングを強固に行った際にもクラ
ックが発生しない。従って、エンジンルームのような高
温環境下にて使用する半導体装置のボンディング用電極
として用いて好適である。
ンタ炉で４００〜４５０℃で加熱後、１０分以内、特に
約５分で炉外に大気中（約２０℃）に放置した結果、Ａ
ｌ−Ｓｉ膜の内部のＳｉ微粒子の径は２．４〜２．８μ
ｍであり、不良は発生しないことが判明した。従って、
クエンチ程ではない速さの冷却により、望ましい特性の
電極を得ることができる。すなわち、本実施例において
も、上記一実施例の如く、層間絶縁膜上面に析出するＳ
ｉ微粒子の径を小さく、しかも再現性よく制御すること
ができ、ワイヤボンディングを強固に行った際にもクラ
ックが発生しない。従って、エンジンルームのような高
温環境下にて使用する半導体装置のボンディング用電極
として用いて好適である。
【００３３】なお、本冷却工程はもちろん、半導体基板
に対して熱勾配を生じないよう、表裏両面とも大気にさ
らされるようにする保持手段を用いることが望ましい。
また４０℃程度以下で、本実施例の効果が期待できる。
尚、本実施例においても、上記一実施例と同様に、シン
タリングの前に低温、例えば１００〜２００℃、望まし
くは温度範囲が１００〜１５０℃のプリシンタを行うよ
うにすると、更なる効果が期待できる。
に対して熱勾配を生じないよう、表裏両面とも大気にさ
らされるようにする保持手段を用いることが望ましい。
また４０℃程度以下で、本実施例の効果が期待できる。
尚、本実施例においても、上記一実施例と同様に、シン
タリングの前に低温、例えば１００〜２００℃、望まし
くは温度範囲が１００〜１５０℃のプリシンタを行うよ
うにすると、更なる効果が期待できる。
【００３４】また、Ａｌシンタリング後に最終表面保護
膜としてプラズマＣＶＤ法によりシリコン窒化膜を形成
することが行われている。このパッシベーションアニー
ル工程も高温（４００〜４５０℃）で実施されるため、
この後も室温雰囲気下に取り出す急速冷却を行うことが
望まれる。尚、上述の種々実施例においては、Ａｌ−Ｓ
ｉ膜上にワイヤボンディングする際について述べたが、
この他、パンプ等、Ａｌ−Ｓｉ膜上に荷重等が作用し、
下地にクラックなどのダメージが生じるような場合にも
本発明を適用して、ダメージ緩和することができる。
膜としてプラズマＣＶＤ法によりシリコン窒化膜を形成
することが行われている。このパッシベーションアニー
ル工程も高温（４００〜４５０℃）で実施されるため、
この後も室温雰囲気下に取り出す急速冷却を行うことが
望まれる。尚、上述の種々実施例においては、Ａｌ−Ｓ
ｉ膜上にワイヤボンディングする際について述べたが、
この他、パンプ等、Ａｌ−Ｓｉ膜上に荷重等が作用し、
下地にクラックなどのダメージが生じるような場合にも
本発明を適用して、ダメージ緩和することができる。
【００３５】また、Ａｌ−Ｓｉ膜としてＡｌ−Ｓｉ−Ｃ
ｕを用いる場合であっても、本発明を適用して、ダメー
ジ緩和することができる。
ｕを用いる場合であっても、本発明を適用して、ダメー
ジ緩和することができる。
【図１】図１は、従来のワイヤボンディング用電極構造
を示す縦形半導体装置の要部断面図である。
を示す縦形半導体装置の要部断面図である。
【図２】図２は、本発明を用いたワイヤボンディング用
電極構造を示す縦形半導体装置の要部断面図である。
電極構造を示す縦形半導体装置の要部断面図である。
【図３】図３はクラック発生原因は説明するに供する図
である。
である。
【図４】図４は、図２に示す縦形半導体装置のセル構造
を示す要部上面図である。
を示す要部上面図である。
【図５】図５（ａ）、（ｂ）、（ｃ）は、本発明の具体
的な一実施例に係るボンディング用電極におけるＳｉ微
粒子の生成及び成長状態を示す断面模式図である。
的な一実施例に係るボンディング用電極におけるＳｉ微
粒子の生成及び成長状態を示す断面模式図である。
【図６】図６は、Ｓｉ微粒子の最大径とＧ−Ｓ間リーク
不良率との関係を示す図である。
不良率との関係を示す図である。
【図７】図７は、ワイヤ径とワイヤのつぶれ幅とを示す
図である。
図である。
【図８】図８はつぶれ線とせん断強度との関係を示す図
である。
である。
【図９】図９は、超音波出力とＧ−Ｓ間リーク不良率、
及びつぶれ幅との関係を示す図である。
及びつぶれ幅との関係を示す図である。
【図１０】図１０は、ワイヤのつぶれ幅／ワイヤ径と、
Ｇ−Ｓ間リーク不良率、及びワイヤと電極との接合部の
耐久性との関係を示す図である。
Ｇ−Ｓ間リーク不良率、及びワイヤと電極との接合部の
耐久性との関係を示す図である。
【図１１】図１１はクラック発生原因を説明するのに供
する図である。
する図である。
【図１２】図１２はＳｉ微粒子の数とＧ−Ｓ間リーク不
良率との関係を示す図である。
良率との関係を示す図である。
【図１３】図１３はＡｌ−Ｓｉ中のＳｉ含有率とＧ−Ｓ
間リーク不良率との関係を示す図である。
間リーク不良率との関係を示す図である。
【図１４】図１４（ａ）、（ｂ）は、高温でボンディン
グ用電極を堆積させた際におけるＳｉ微粒子の生成及び
成長状態を示した断面模式図である。
グ用電極を堆積させた際におけるＳｉ微粒子の生成及び
成長状態を示した断面模式図である。
【図１５】図１５（ａ）、（ｂ）、（ｃ）は、７５℃未
満でボンディング用電極を堆積させた際におけるＳｉ微
粒子の生成及び成長状態を示した断面模式図である。
満でボンディング用電極を堆積させた際におけるＳｉ微
粒子の生成及び成長状態を示した断面模式図である。
【図１６】図１６（ａ）、（ｂ）は、室温以下の雰囲気
にさらす手順を示す説明図である。
にさらす手順を示す説明図である。
【図１７】図１７は、室温以下の大気中に放置して空冷
した場合の放置までの時間とＳｉ微粒子径との関係を示
す説明図である。
した場合の放置までの時間とＳｉ微粒子径との関係を示
す説明図である。
１１ Ｓｉ基板（半導体基板）
１２ 層間絶縁膜
１３ Ａｌ−Ｓｉ膜（ボンディング用電極）
１３ａ Ｓｉ微粒子
１００ Ａｌシンタ炉
１１０ 基板保持用ボート
１２０ ウエハ（半導体基板）
１３０ 炉外（室温雰囲気）
フロントページの続き
(72)発明者 稲熊 義明
愛知県刈谷市昭和町１丁目１番地 日本
電装株式会社内
(56)参考文献 特開 平５−275501（ＪＰ，Ａ)
特開 平２−94451（ＪＰ，Ａ)
特開 平２−25045（ＪＰ，Ａ)
特開 平５−326616（ＪＰ，Ａ)
特開 平６−268228（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
H01L 29/78
H01L 21/28
H01L 21/88
Claims (7)
- 【請求項１】 半導体基板上に形成された層間絶縁膜上
にＳｉ（シリコン）を含む合金材料を堆積し熱処理を施
して形成される合金電極にワイヤボンディングされた半
導体装置であって、 前記層間絶縁膜の上面に析出するＳｉ微粒子の径が、
２．８μｍ以下のもののみ存在すると共に、前記ワイヤ
ボンディングに用いられるワイヤの直径が２００μｍ以
上であることを特徴とする合金電極にワイヤボンディン
グされた半導体装置。 - 【請求項２】 半導体基板上に形成された層間絶縁膜上
にＳｉ（シリコン）を含む合金材料を堆積し熱処理を施
して形成される合金電極にワイヤボンディングされた半
導体装置であって、 前記層間絶縁膜の上面に析出するＳｉ微粒子の径が、
２．８μｍ以下のもののみ存在すると共に、前記ワイヤ
ボンディングに用いられるワイヤのつぶれ幅が、ワイヤ
径の１．２倍以上であることを特徴とする合金電極にワ
イヤボンディングされた半導体装置。 - 【請求項３】 半導体基板上に形成された層間絶縁膜上
にＳｉを含む合金材料を堆積し熱処理を施して形成され
る合金電極の製造方法であって、 前記熱処理として前記合金材料に適応した高温熱処理を
所定時間施し、 この高温熱処理終了後の所定時間以内に、室温以下の雰
囲気に前記半導体基板をさらして冷却する合金電極の製
造方法。 - 【請求項４】 前記高温熱処理終了後の所定時間は、１
０分である請求項３記載の合金電極の製造方法。 - 【請求項５】 前記室温以下の雰囲気は、０〜４０℃の
温度範囲である請求項３もしくは請求項４記載の合金電
極の製造方法。 - 【請求項６】 前記合金電極の成膜時の温度を７５〜２
００℃とする請求項３乃至請求項５記載の合金電極の製
造方法。 - 【請求項７】 前記合金材料はスパッタにより前記層間
絶縁膜上に堆積する請求項３乃至請求項６記載の合金電
極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00627094A JP3371504B2 (ja) | 1993-01-25 | 1994-01-25 | 合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2995593 | 1993-01-25 | ||
| JP5-29955 | 1993-01-25 | ||
| JP34144593 | 1993-12-10 | ||
| JP5-341445 | 1993-12-10 | ||
| JP00627094A JP3371504B2 (ja) | 1993-01-25 | 1994-01-25 | 合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240432A JPH07240432A (ja) | 1995-09-12 |
| JP3371504B2 true JP3371504B2 (ja) | 2003-01-27 |
Family
ID=27277090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00627094A Expired - Lifetime JP3371504B2 (ja) | 1993-01-25 | 1994-01-25 | 合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371504B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3510039B2 (ja) * | 1996-03-15 | 2004-03-22 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US6693350B2 (en) | 1999-11-24 | 2004-02-17 | Denso Corporation | Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure |
| US6703707B1 (en) | 1999-11-24 | 2004-03-09 | Denso Corporation | Semiconductor device having radiation structure |
| JP4479121B2 (ja) | 2001-04-25 | 2010-06-09 | 株式会社デンソー | 半導体装置の製造方法 |
| EP1565245A4 (en) | 2002-11-01 | 2006-06-07 | Univ Texas | ACOUSTIC STIMULATION OF A STEAM DIFFUSION SYSTEM AND METHOD THEREOF |
| JP2010272711A (ja) * | 2009-05-22 | 2010-12-02 | Mitsubishi Electric Corp | 半導体デバイスとその製造方法 |
-
1994
- 1994-01-25 JP JP00627094A patent/JP3371504B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240432A (ja) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372409B1 (en) | Bonds pads equipped with heat dissipating rings and method for forming | |
| JP3371504B2 (ja) | 合金電極にワイヤボンディングされた半導体装置及び合金電極の製造方法 | |
| JP2976931B2 (ja) | 半導体装置の製造方法 | |
| JP3510039B2 (ja) | 半導体装置およびその製造方法 | |
| JP3284055B2 (ja) | 半導体素子、半導体装置、および半導体装置の検査方法 | |
| JPH06196526A (ja) | 半導体装置の製造方法 | |
| JP3394155B2 (ja) | 金属薄膜形成方法 | |
| JPH09213943A (ja) | パワーｍｏｓｆｅｔの製造方法 | |
| JP3190908B2 (ja) | 窒化アルミニウム基板 | |
| JP3265289B2 (ja) | 窒化アルミニウム基板の製造方法 | |
| JPH01272138A (ja) | 配線の製法 | |
| JP3373701B2 (ja) | 半導体素子、半導体装置およびその製造方法 | |
| JPH0648880Y2 (ja) | 半導体装置 | |
| JPH04323821A (ja) | 半導体装置及びその電極用導電体の形成方法 | |
| JP2024024452A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| US7233059B2 (en) | Semiconductor arrangement | |
| JPH0350770A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPH01211952A (ja) | 半導体装置の製造方法 | |
| JPS5868975A (ja) | 半導体装置 | |
| KR970053200A (ko) | 반도체 소자의 본딩 패드 형성방법 | |
| JPH04167547A (ja) | 半導体装置 | |
| JPH04250627A (ja) | 半導体装置及びその製造方法 | |
| JPS61154048A (ja) | 配線およびその製造方法 | |
| JP2000100815A (ja) | アルミニウム配線を有する半導体装置及びその製造方法 | |
| JPH01298744A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021022 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |