JP2003197909A - 高耐圧半導体素子 - Google Patents
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Abstract
(57)【要約】
【課題】オン電圧が低く、耐圧が高い横型ＭＯＳＦＥＴ
を提供すること。 【解決手段】シリコン酸化膜上に形成されたｎ型半導体
層３１と、ｎ型半導体層３１内に選択的に形成されたｐ
型ウェル層２４と、ｐ型ウェル層２４内に選択的に形成
されたｎ型ソース層２５と、ｎ型半導体層３１内に選択
的に形成されたｎ型ドレイン層２６と、ｎ型ドレイン層
２６とｎ型ソース層２５との間のｐ型ウェル層２４上に
ゲート絶縁膜を介して設けられたゲート電極３０と、ｐ
型ウェル層２４とｎ型ドレイン層２６との間のｎ型半導
体層３１内に選択的に形成され、ｐ型ウェル層２４から
ｎ型ドレイン層２６に向かってゲート幅方向における幅
が狭くなるように延び、かつｐ型ウェル層２４と接する
ｐ型半導体層３２とを備えている。
を提供すること。 【解決手段】シリコン酸化膜上に形成されたｎ型半導体
層３１と、ｎ型半導体層３１内に選択的に形成されたｐ
型ウェル層２４と、ｐ型ウェル層２４内に選択的に形成
されたｎ型ソース層２５と、ｎ型半導体層３１内に選択
的に形成されたｎ型ドレイン層２６と、ｎ型ドレイン層
２６とｎ型ソース層２５との間のｐ型ウェル層２４上に
ゲート絶縁膜を介して設けられたゲート電極３０と、ｐ
型ウェル層２４とｎ型ドレイン層２６との間のｎ型半導
体層３１内に選択的に形成され、ｐ型ウェル層２４から
ｎ型ドレイン層２６に向かってゲート幅方向における幅
が狭くなるように延び、かつｐ型ウェル層２４と接する
ｐ型半導体層３２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体素子
に係り、特にＭＯＳ構造を有する高耐圧半導体素子に関
する。
に係り、特にＭＯＳ構造を有する高耐圧半導体素子に関
する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
【０００３】図２６は、高耐圧素子の一つである横型Ｍ
ＯＳＦＥＴの素子断面図である。図中、１０１はｐ型シ
リコン基板を示し、このｐ型シリコン基板１０１上には
ｎ型高抵抗半導体層１０２が設けられ、その表面にはチ
ャネル形成用のｐ型ウェル層１０３が形成されている。
ｐ型ウェル層１０３の表面にはｎ型ソース層１０４が選
択的に形成されている。ｎ型ソース層１０４からｐ型ウ
ェル層１０３にまたがる領域にはソース電極１０６が設
けられている。
ＯＳＦＥＴの素子断面図である。図中、１０１はｐ型シ
リコン基板を示し、このｐ型シリコン基板１０１上には
ｎ型高抵抗半導体層１０２が設けられ、その表面にはチ
ャネル形成用のｐ型ウェル層１０３が形成されている。
ｐ型ウェル層１０３の表面にはｎ型ソース層１０４が選
択的に形成されている。ｎ型ソース層１０４からｐ型ウ
ェル層１０３にまたがる領域にはソース電極１０６が設
けられている。
【０００４】ｎ型高抵抗半導体層１０２の表面にはｎ型
ドレイン層１０５が選択的に形成され、このｎ型ドレイ
ン層１０５にはドレイン電極１０７が設けられている。
ｎ型高抵抗半導体層１０２とｎ型ソース層１０４とで挟
まれた領域のｐ型ウェル層１０３上には、シリコン酸化
膜からなるゲート絶縁膜１０８を介してゲート電極１０
９が設けられている。
ドレイン層１０５が選択的に形成され、このｎ型ドレイ
ン層１０５にはドレイン電極１０７が設けられている。
ｎ型高抵抗半導体層１０２とｎ型ソース層１０４とで挟
まれた領域のｐ型ウェル層１０３上には、シリコン酸化
膜からなるゲート絶縁膜１０８を介してゲート電極１０
９が設けられている。
【０００５】横型ＭＯＳＦＥＴは、各電極間の容量を小
さくできるので、特に高速なスイッチングが可能という
利点がある。しかし、従来の横型ＭＯＳＦＥＴには次の
ような問題があった。すなわち、オン状態では、ゲート
電極１０９の下部にしかチャネルｃｈが形成されず、ｎ
型高抵抗半導体層１０２の抵抗によって、オン電圧が高
くなるという問題があった。特に高耐圧素子ではオン電
圧が著しく高いため、ＭＯＳＦＥＴは用いられない。
さくできるので、特に高速なスイッチングが可能という
利点がある。しかし、従来の横型ＭＯＳＦＥＴには次の
ような問題があった。すなわち、オン状態では、ゲート
電極１０９の下部にしかチャネルｃｈが形成されず、ｎ
型高抵抗半導体層１０２の抵抗によって、オン電圧が高
くなるという問題があった。特に高耐圧素子ではオン電
圧が著しく高いため、ＭＯＳＦＥＴは用いられない。
【０００６】図２７は、上記問題を解決するために提案
された横型ＭＯＳＦＥＴの構造を示す素子断面図であ
る。この横型ＭＯＳＦＥＴが図２６のそれと異なる点
は、ゲート電極１０９ａがｎ型ドレイン層１０５上まで
延在していることにある。このため、オン状態では、ｎ
型ソース層１０４からｎ型ドレイン層１０５までの表面
にチャネルが形成され、オン電圧は低くなる。
された横型ＭＯＳＦＥＴの構造を示す素子断面図であ
る。この横型ＭＯＳＦＥＴが図２６のそれと異なる点
は、ゲート電極１０９ａがｎ型ドレイン層１０５上まで
延在していることにある。このため、オン状態では、ｎ
型ソース層１０４からｎ型ドレイン層１０５までの表面
にチャネルが形成され、オン電圧は低くなる。
【０００７】しかしながら、オフ状態でゲート・ドレイ
ン間の電圧が高くなると、ゲート電極１０９ａのドレイ
ン端部１１０に電界が集中し、その部分の耐圧が低下す
るという問題があった。
ン間の電圧が高くなると、ゲート電極１０９ａのドレイ
ン端部１１０に電界が集中し、その部分の耐圧が低下す
るという問題があった。
【０００８】
【発明が解決しようとする課題】上述の如く、従来の横
型ＭＯＳＦＥＴの場合、ゲート電極が（チャネル方向
に）短いと、オン電圧が高くなるという問題があった。
また、オン電圧を下げるためにゲート電極を長くする
と、オフ状態で、ゲート電極のドレイン端部に電界が集
中し、耐圧が低下するという問題があった。
型ＭＯＳＦＥＴの場合、ゲート電極が（チャネル方向
に）短いと、オン電圧が高くなるという問題があった。
また、オン電圧を下げるためにゲート電極を長くする
と、オフ状態で、ゲート電極のドレイン端部に電界が集
中し、耐圧が低下するという問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン電圧が低く、耐圧
が高い高耐圧半導体素子を提供することにある。
ので、その目的とするところは、オン電圧が低く、耐圧
が高い高耐圧半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１１】すなわち、上記目的を達成するために、本
発明に係る高耐圧半導体素子は、絶縁膜上に形成された
第１導電型半導体層と、この第１導電型半導体層内に選
択的に形成された第２導電型ウェル層と、この第２導電
型ウェル層内に選択的に形成された第１導電型ソース層
と、前記第１導電型半導体層内に選択的に形成された第
１導電型ドレイン層と、この第１導電型ドレイン層と前
記第１導電型ソース層との間の前記第２導電型ウェル層
上にゲート絶縁膜を介して設けられたゲート電極と、前
記第２導電型ウェル層と前記第１導電型ドレイン層との
間の前記第１導電型半導体層内に選択的に形成され、前
記第２導電型ウェル層から前記第１導電型ドレイン層に
向かってゲート幅方向における幅が狭くなるように延
び、かつ前記第２導電型ウェル層と接する第２導電型半
導体層とを具備してなることを特徴とする。
発明に係る高耐圧半導体素子は、絶縁膜上に形成された
第１導電型半導体層と、この第１導電型半導体層内に選
択的に形成された第２導電型ウェル層と、この第２導電
型ウェル層内に選択的に形成された第１導電型ソース層
と、前記第１導電型半導体層内に選択的に形成された第
１導電型ドレイン層と、この第１導電型ドレイン層と前
記第１導電型ソース層との間の前記第２導電型ウェル層
上にゲート絶縁膜を介して設けられたゲート電極と、前
記第２導電型ウェル層と前記第１導電型ドレイン層との
間の前記第１導電型半導体層内に選択的に形成され、前
記第２導電型ウェル層から前記第１導電型ドレイン層に
向かってゲート幅方向における幅が狭くなるように延
び、かつ前記第２導電型ウェル層と接する第２導電型半
導体層とを具備してなることを特徴とする。
【００１２】本発明によれば、オン時に、ゲート絶縁膜
側のゲート半導体層の表面にチャネルが形成され、ゲー
ト半導体層の抵抗が著しく低下し、ゲート半導体層の電
位はゲート印加電圧と同じになる。このため、第１導電
型半導体層から第２導電型高抵抗半導体層の表面にわた
ってチャネルが形成される。
側のゲート半導体層の表面にチャネルが形成され、ゲー
ト半導体層の抵抗が著しく低下し、ゲート半導体層の電
位はゲート印加電圧と同じになる。このため、第１導電
型半導体層から第２導電型高抵抗半導体層の表面にわた
ってチャネルが形成される。
【００１３】すなわち、第２導電型ソース層から第２導
電型ドレイン層に向かって、従来よりも長いチャネルが
形成され、実効的に長いゲート電極が形成された場合と
同じ状態になる。したがって、オン電圧が低下する。ま
た、ゲート半導体層制御手段によって、オン状態のとき
のドレイン電極からゲート半導体層への電流の流れ込み
は生じない。
電型ドレイン層に向かって、従来よりも長いチャネルが
形成され、実効的に長いゲート電極が形成された場合と
同じ状態になる。したがって、オン電圧が低下する。ま
た、ゲート半導体層制御手段によって、オン状態のとき
のドレイン電極からゲート半導体層への電流の流れ込み
は生じない。
【００１４】一方、オフ時には、ゲート半導体層の表面
のチャネルが消滅し、上記実効的に長いゲート電極が消
滅することになる。また、ゲート半導体層が空乏化する
ことにより、ゲート電極のドレイン端部の耐圧低下は生
じない。
のチャネルが消滅し、上記実効的に長いゲート電極が消
滅することになる。また、ゲート半導体層が空乏化する
ことにより、ゲート電極のドレイン端部の耐圧低下は生
じない。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
の実施形態を説明する。
【００１６】図１は、本発明の第１の実施形態に係る横
型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図であ
る。また、図２は、オフ状態の様子を示す素子断面図で
ある。図中、１はｐ型シリコン基板を示し、このｐ型シ
リコン基板１上にはｎ型高抵抗半導体層２が設けられ、
その表面にはチャネル形成用のｐ型ウェル層３が形成さ
れている。
型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図であ
る。また、図２は、オフ状態の様子を示す素子断面図で
ある。図中、１はｐ型シリコン基板を示し、このｐ型シ
リコン基板１上にはｎ型高抵抗半導体層２が設けられ、
その表面にはチャネル形成用のｐ型ウェル層３が形成さ
れている。
【００１７】ｐ型ウェル層３の表面にはｎ型ソース層４
が選択的に形成され、このｎ型ソース層４からｐ型ウェ
ル層３にまたがる領域にはソース電極６が設けられてい
る。ｎ型高抵抗半導体層２の表面にはｎ型ドレイン層５
が選択的に形成され、このｎ型ドレイン層５にはドレイ
ン電極７が設けられている。ソース電極６とドレイン電
極７との間の領域上には、シリコン酸化膜からなるゲー
ト絶縁膜８が設けられている。ｎ型ソース層４とｎ型高
抵抗半導体層２とで挟まれた領域のｐ型ウェル層３の上
方に当たるゲート絶縁膜８上には、ソース電極６と接し
ない高濃度のｐ型半導体層１０が設けられ、このｐ型半
導体層１０にはゲート電極１３が設けられている。
が選択的に形成され、このｎ型ソース層４からｐ型ウェ
ル層３にまたがる領域にはソース電極６が設けられてい
る。ｎ型高抵抗半導体層２の表面にはｎ型ドレイン層５
が選択的に形成され、このｎ型ドレイン層５にはドレイ
ン電極７が設けられている。ソース電極６とドレイン電
極７との間の領域上には、シリコン酸化膜からなるゲー
ト絶縁膜８が設けられている。ｎ型ソース層４とｎ型高
抵抗半導体層２とで挟まれた領域のｐ型ウェル層３の上
方に当たるゲート絶縁膜８上には、ソース電極６と接し
ない高濃度のｐ型半導体層１０が設けられ、このｐ型半
導体層１０にはゲート電極１３が設けられている。
【００１８】ドレイン側のゲート絶縁膜８の端部上には
ｎ型半導体層１１とｐ型半導体層１２とからなるツェナ
ーダイオードが設けられている。ｐ型半導体層１２はド
レイン電極７に接している。ｐ型半導体層１０とｎ型半
導体層１１との間のゲート絶縁膜８上には、不純物濃度
の低いｉ型ポリシリコン層９が設けられている。なお、
ポリシリコンの代わりにシリコンを用いても良い。
ｎ型半導体層１１とｐ型半導体層１２とからなるツェナ
ーダイオードが設けられている。ｐ型半導体層１２はド
レイン電極７に接している。ｐ型半導体層１０とｎ型半
導体層１１との間のゲート絶縁膜８上には、不純物濃度
の低いｉ型ポリシリコン層９が設けられている。なお、
ポリシリコンの代わりにシリコンを用いても良い。
【００１９】このように構成された横型ＭＯＳＦＥＴに
よれば、ゲート電極１３にソース電極６に対して正の電
圧を印加すると、ｐ型半導体層１０の下部のｐ型ウェル
層３の表面にチャネルｃｈ１が形成されると同時にｉ型
ポリシリコン層９の表面にチャネルｃｈ２が誘起され
る。この結果、ｉ型ポリシリコン層９の抵抗が著しく低
下し、ｉ型ポリシリコン層９の電位はゲート印加電圧と
同じになる。このため、ｎ型高抵抗半導体層２の表面に
チャネルｃｈ３が形成される。
よれば、ゲート電極１３にソース電極６に対して正の電
圧を印加すると、ｐ型半導体層１０の下部のｐ型ウェル
層３の表面にチャネルｃｈ１が形成されると同時にｉ型
ポリシリコン層９の表面にチャネルｃｈ２が誘起され
る。この結果、ｉ型ポリシリコン層９の抵抗が著しく低
下し、ｉ型ポリシリコン層９の電位はゲート印加電圧と
同じになる。このため、ｎ型高抵抗半導体層２の表面に
チャネルｃｈ３が形成される。
【００２０】したがって、ｎ型ソース層４とｎ型ドレイ
ン層５とは一つのチャネルで繋がるようになる。すなわ
ち、図２７に示した横型ＭＯＳＦＥＴのように、実効的
に長いゲート電極１０９ａが形成された場合と同じよう
に、長いチャネルが形成される。したがって、ｎ型ソー
ス層４、ｎ型ドレイン層５がｎ型高抵抗半導体層２の表
面に形成されていても、オン電圧を低くできる。また、
このとき、ｎ型半導体層１１とｐ型半導体層１２とで形
成されるダイオードは逆バイアスされるので、ドレイン
電極７からｉ型ポリシリコン層９に電流が流れる込むと
いう不都合は生じない。
ン層５とは一つのチャネルで繋がるようになる。すなわ
ち、図２７に示した横型ＭＯＳＦＥＴのように、実効的
に長いゲート電極１０９ａが形成された場合と同じよう
に、長いチャネルが形成される。したがって、ｎ型ソー
ス層４、ｎ型ドレイン層５がｎ型高抵抗半導体層２の表
面に形成されていても、オン電圧を低くできる。また、
このとき、ｎ型半導体層１１とｐ型半導体層１２とで形
成されるダイオードは逆バイアスされるので、ドレイン
電極７からｉ型ポリシリコン層９に電流が流れる込むと
いう不都合は生じない。
【００２１】一方、オフ時には、ゲート電極１３には電
圧は印加されず、ドレイン電極７には高電圧が印加され
るため、図２に示すように、ｐ型ウェル層３の表面にチ
ャネルｃｈ１は形成されない。この結果、チャネルｃｈ
２，ｃｈ３は誘起されず、ｉ型ポリシリコン層９は空乏
化する。すなわち、図２７に示した横型ＭＯＳＦＥＴの
ような、実効的に長いゲート電極１０９ａは消滅する。
したがって、ドレイン電極７の近傍の電界集中が回避さ
れ、ドレイン電極７の近傍の耐圧低下は生じない。
圧は印加されず、ドレイン電極７には高電圧が印加され
るため、図２に示すように、ｐ型ウェル層３の表面にチ
ャネルｃｈ１は形成されない。この結果、チャネルｃｈ
２，ｃｈ３は誘起されず、ｉ型ポリシリコン層９は空乏
化する。すなわち、図２７に示した横型ＭＯＳＦＥＴの
ような、実効的に長いゲート電極１０９ａは消滅する。
したがって、ドレイン電極７の近傍の電界集中が回避さ
れ、ドレイン電極７の近傍の耐圧低下は生じない。
【００２２】したがって、本実施形態によれば、オン電
圧が低く、耐圧が高い横型ＭＯＳＦＥＴが得られる。図
３は、本発明の第２の実施形態に係る横型ＭＯＳＦＥＴ
のオン状態の様子を示す素子断面図である。なお、以下
の図３〜図９において、前出した図と同一符号（添字が
異なるものを含む）は同一部分または相当部分を示す。
圧が低く、耐圧が高い横型ＭＯＳＦＥＴが得られる。図
３は、本発明の第２の実施形態に係る横型ＭＯＳＦＥＴ
のオン状態の様子を示す素子断面図である。なお、以下
の図３〜図９において、前出した図と同一符号（添字が
異なるものを含む）は同一部分または相当部分を示す。
【００２３】本実施形態の横型ＭＯＳＦＥＴは、先の実
施形態のそれをＳＯＩ構造としたものである。シリコン
基板１ａ上には埋め込みシリコン酸化膜１０が形成さ
れ、シリコン酸化膜１０が上には薄いｎ型高抵抗半導体
層２ａが形成されている。また、ｎ型高抵抗半導体層２
ａにはシリコン酸化膜１０に達するｐ型ウェル層３ａが
形成されている。その他の構造は先の実施形態と同じで
ある。
施形態のそれをＳＯＩ構造としたものである。シリコン
基板１ａ上には埋め込みシリコン酸化膜１０が形成さ
れ、シリコン酸化膜１０が上には薄いｎ型高抵抗半導体
層２ａが形成されている。また、ｎ型高抵抗半導体層２
ａにはシリコン酸化膜１０に達するｐ型ウェル層３ａが
形成されている。その他の構造は先の実施形態と同じで
ある。
【００２４】このように構成された横型ＭＯＳＦＥＴで
も、先の実施形態と同様な効果が得られるのは勿論のこ
と、更に、オン電圧が低く、ＳＯＩ構造により素子の接
合容量が小さくなるので、高速なスイッチングが行なえ
るようになる。図４は、本発明の第３の実施形態に係る
ＭＯＳＦＥＴの構造を示す素子断面図である。
も、先の実施形態と同様な効果が得られるのは勿論のこ
と、更に、オン電圧が低く、ＳＯＩ構造により素子の接
合容量が小さくなるので、高速なスイッチングが行なえ
るようになる。図４は、本発明の第３の実施形態に係る
ＭＯＳＦＥＴの構造を示す素子断面図である。
【００２５】これは本発明をトレンチ溝を用いたＭＯＳ
ＦＥＴに適用した例である。通常、トレンチ溝内にゲー
ト電極を設けた素子の場合、トレンチ溝の下端部分で電
界集中が生じ、その部分の耐圧が劣化するという問題が
ある。しかし、本実施形態によれば、ｉ型ポリシリコン
層９が空乏化し、トレンチ溝の下端部分での電界集中が
緩和するので、耐圧が改善される。
ＦＥＴに適用した例である。通常、トレンチ溝内にゲー
ト電極を設けた素子の場合、トレンチ溝の下端部分で電
界集中が生じ、その部分の耐圧が劣化するという問題が
ある。しかし、本実施形態によれば、ｉ型ポリシリコン
層９が空乏化し、トレンチ溝の下端部分での電界集中が
緩和するので、耐圧が改善される。
【００２６】図５は、本発明の第４の実施形態に係る横
型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施
形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異な
る点は、ゲート電極１３とドレイン電極７との間の半導
体層９，１０，１１，１２の表面がポリシリコン高抵抗
膜（ＳＩＰＯＳ）１５で被覆されていることにある。
型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施
形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異な
る点は、ゲート電極１３とドレイン電極７との間の半導
体層９，１０，１１，１２の表面がポリシリコン高抵抗
膜（ＳＩＰＯＳ）１５で被覆されていることにある。
【００２７】このように構成された横型ＭＯＳＦＥＴに
よれば、ポリシリコン高抵抗膜１５によって、オフ時に
ｉ型ポリシリコン層９内を流れる微小電流によるｎ型高
抵抗半導体層２ａ内の電界の変動を抑制でき、更に耐圧
が向上する。図６は、本発明の第５の実施形態に係る横
型ＭＯＳＦＥＴの構造を示す素子断面図である。
よれば、ポリシリコン高抵抗膜１５によって、オフ時に
ｉ型ポリシリコン層９内を流れる微小電流によるｎ型高
抵抗半導体層２ａ内の電界の変動を抑制でき、更に耐圧
が向上する。図６は、本発明の第５の実施形態に係る横
型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００２８】本実施形態の横型ＭＯＳＦＥＴが第２の実
施形態のそれと異なる点は、低不純物濃度のｉ型ポリシ
リコン層９の代わりに、ｐ型ポリシリコン層９ａ（他の
半導体材料でも良い）を用いたことにある。通常、ｎ型
高抵抗半導体層２ａが薄い（２μｍ以下）場合には、ｎ
型高抵抗半導体層２ａの不純物濃度は、耐圧の関係上、
ある程度の値（ドーズ量１．５×１０12／ｃｍ2 ）以上
にできない。
施形態のそれと異なる点は、低不純物濃度のｉ型ポリシ
リコン層９の代わりに、ｐ型ポリシリコン層９ａ（他の
半導体材料でも良い）を用いたことにある。通常、ｎ型
高抵抗半導体層２ａが薄い（２μｍ以下）場合には、ｎ
型高抵抗半導体層２ａの不純物濃度は、耐圧の関係上、
ある程度の値（ドーズ量１．５×１０12／ｃｍ2 ）以上
にできない。
【００２９】しかし、本実施形態によれば、オフ時の空
乏化によって生じるｐ型ポリシリコン層９ａ内の負電荷
とｎ型高抵抗半導体層２ａ内の正電荷とが互いに打ち消
し合うため、ｎ型高抵抗半導体層２ａの不純物濃度を高
くできる。したがって、オン電圧が更に低くなる。図７
は、本発明の第６の実施形態に係る横型ＭＯＳＦＥＴの
構造を示す素子断面図である。
乏化によって生じるｐ型ポリシリコン層９ａ内の負電荷
とｎ型高抵抗半導体層２ａ内の正電荷とが互いに打ち消
し合うため、ｎ型高抵抗半導体層２ａの不純物濃度を高
くできる。したがって、オン電圧が更に低くなる。図７
は、本発明の第６の実施形態に係る横型ＭＯＳＦＥＴの
構造を示す素子断面図である。
【００３０】本実施形態の横型ＭＯＳＦＥＴが第２の実
施形態のそれと異なる点は、低不純物濃度のｉ型ポリシ
リコン層９の代わりに、ｎ型ポリシリコン層９ｂ（他の
半導体材料でも良い）を用いたことにある。本実施形態
によれば、オフ時に、ソース側からドレイン側に向かっ
て、ｎ型ポリシリコン層９ｂおよびｎ型高抵抗半導体層
２ａ内に空乏層が広がる。このため、ｎ型高抵抗半導体
層２ａが厚く、縦方向（膜厚方向）の電界が大きくて
も、ゲート絶縁膜８に高電圧が印加されないので、耐圧
を改善できる。なお、ｎ型半導体層１１の不純物濃度を
高く（１×１０17〜１０18ｃｍ-3程度以上）し、ゲート
絶縁膜８側のｎ型半導体層１１の表面にチャネルが誘起
されるのを防止することが好ましい。
施形態のそれと異なる点は、低不純物濃度のｉ型ポリシ
リコン層９の代わりに、ｎ型ポリシリコン層９ｂ（他の
半導体材料でも良い）を用いたことにある。本実施形態
によれば、オフ時に、ソース側からドレイン側に向かっ
て、ｎ型ポリシリコン層９ｂおよびｎ型高抵抗半導体層
２ａ内に空乏層が広がる。このため、ｎ型高抵抗半導体
層２ａが厚く、縦方向（膜厚方向）の電界が大きくて
も、ゲート絶縁膜８に高電圧が印加されないので、耐圧
を改善できる。なお、ｎ型半導体層１１の不純物濃度を
高く（１×１０17〜１０18ｃｍ-3程度以上）し、ゲート
絶縁膜８側のｎ型半導体層１１の表面にチャネルが誘起
されるのを防止することが好ましい。
【００３１】図８は、本発明の第７の実施形態に係る横
型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施
形態の横型ＭＯＳＦＥＴが第６の実施形態のそれと異な
る点は、ｐ型半導体層１２がｎ型ポリシリコン層９ｂの
上部表面に形成されていることにある。図中、１４はド
レイン電極７に繋がった電極を示している。
型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施
形態の横型ＭＯＳＦＥＴが第６の実施形態のそれと異な
る点は、ｐ型半導体層１２がｎ型ポリシリコン層９ｂの
上部表面に形成されていることにある。図中、１４はド
レイン電極７に繋がった電極を示している。
【００３２】本実施形態によれば、ゲート絶縁膜８側の
ｎ型ポリシリコン層９ｂの表面にチャネルが誘起されて
も、ｐ型半導体層１２は上記チャネルと繋がらないの
で、チャネルストッパ層が不要になる。図９は、本発明
の第８の実施形態に係る横型ＭＯＳＦＥＴの構造を示す
素子断面図である。
ｎ型ポリシリコン層９ｂの表面にチャネルが誘起されて
も、ｐ型半導体層１２は上記チャネルと繋がらないの
で、チャネルストッパ層が不要になる。図９は、本発明
の第８の実施形態に係る横型ＭＯＳＦＥＴの構造を示す
素子断面図である。
【００３３】本実施形態の横型ＭＯＳＦＥＴが第７の実
施形態のそれと異なる点は、ｐ型半導体層１２を無く
し、電極１４が直接ｎ型ポリシリコン層９ｂの上部表面
に接するようになっていることにある。本実施形態によ
れば、電極１４とｎ型ポリシリコン層９ｂとによりショ
ットキー接合が形成され、これによりダイオードが形成
されるので、ｐ型半導体層１２が無くても先の実施形態
と同様な効果が得られる。
施形態のそれと異なる点は、ｐ型半導体層１２を無く
し、電極１４が直接ｎ型ポリシリコン層９ｂの上部表面
に接するようになっていることにある。本実施形態によ
れば、電極１４とｎ型ポリシリコン層９ｂとによりショ
ットキー接合が形成され、これによりダイオードが形成
されるので、ｐ型半導体層１２が無くても先の実施形態
と同様な効果が得られる。
【００３４】以上の実施形態は、横型ＩＧＢＴにも適用
でき、その横型ＩＧＢＴの構造は、図１，図３，図５，
図６，図７，図８，図９に対応して、それぞれ、図２
８，図２９，図３０，図３１，図３２，図３３，図３４
の如きになり、上記実施形態と同様な効果が得られる。
なお、各図中の１６はＩＧＢＴを構成するｐ型半導体層
を示している。
でき、その横型ＩＧＢＴの構造は、図１，図３，図５，
図６，図７，図８，図９に対応して、それぞれ、図２
８，図２９，図３０，図３１，図３２，図３３，図３４
の如きになり、上記実施形態と同様な効果が得られる。
なお、各図中の１６はＩＧＢＴを構成するｐ型半導体層
を示している。
【００３５】図１０は、本発明の第９の実施形態に係る
横型ＭＯＳＦＥＴの平面図である。また、図１１、図１
２は、それぞれ、図１０の横型ＭＯＳＦＥＴのＡ−Ａ´
断面図、Ｂ−Ｂ´断面図である。なお、以下の図１０〜
図２４において、前出した図と同一符号（添字が異なる
ものを含む）は同一部分または相当部分を示す。これを
製造工程に従い説明すると、まず、シリコン基板２１に
シリコン酸化膜２２を埋め込み形成する。次いでシリコ
ン酸化膜２２上にｎ型半導体層３１を形成し、このｎ型
半導体層３１にシリコン酸化膜２２に達するｐ型ウェル
層２４を選択的に形成する。このとき、ｐ型ウェル層２
４とチャネル形成部分４２とソース電極２７とのコンタ
クト部４１を残しておく。
横型ＭＯＳＦＥＴの平面図である。また、図１１、図１
２は、それぞれ、図１０の横型ＭＯＳＦＥＴのＡ−Ａ´
断面図、Ｂ−Ｂ´断面図である。なお、以下の図１０〜
図２４において、前出した図と同一符号（添字が異なる
ものを含む）は同一部分または相当部分を示す。これを
製造工程に従い説明すると、まず、シリコン基板２１に
シリコン酸化膜２２を埋め込み形成する。次いでシリコ
ン酸化膜２２上にｎ型半導体層３１を形成し、このｎ型
半導体層３１にシリコン酸化膜２２に達するｐ型ウェル
層２４を選択的に形成する。このとき、ｐ型ウェル層２
４とチャネル形成部分４２とソース電極２７とのコンタ
クト部４１を残しておく。
【００３６】次にｐ型ウェル層２４内にシリコン酸化膜
２２に達するストライプ状のｎ型ソース層２５を形成す
るとともに、ｎ型半導体層３１内にシリコン酸化膜２２
に達するストライプ状のｎ型ドレイン層２６を形成す
る。次にｎ型ソース層２５とｎ型ドレイン層２６とで挟
まれた領域にシリコン酸化膜２２に達するストライプ状
のｐ型半導体層３２を形成する。このストライプの方向
はｎ型ソース層２５（ｎ型ドレイン層２６）のそれと直
角である。
２２に達するストライプ状のｎ型ソース層２５を形成す
るとともに、ｎ型半導体層３１内にシリコン酸化膜２２
に達するストライプ状のｎ型ドレイン層２６を形成す
る。次にｎ型ソース層２５とｎ型ドレイン層２６とで挟
まれた領域にシリコン酸化膜２２に達するストライプ状
のｐ型半導体層３２を形成する。このストライプの方向
はｎ型ソース層２５（ｎ型ドレイン層２６）のそれと直
角である。
【００３７】次にｐ型ウェル層２４上にゲート絶縁膜２
９を形成した後、このゲート絶縁膜２９上にゲート電極
３０を形成する。最後に、ｎ型ソース層２５に接するソ
ース電極２７、ｎ型ドレイン層２６に接するドレイン電
極２８を形成する。なお、製造工程の順序は上記のもの
に限定されるものではない。
９を形成した後、このゲート絶縁膜２９上にゲート電極
３０を形成する。最後に、ｎ型ソース層２５に接するソ
ース電極２７、ｎ型ドレイン層２６に接するドレイン電
極２８を形成する。なお、製造工程の順序は上記のもの
に限定されるものではない。
【００３８】以上述べた方法により得られる横型ＭＯＳ
ＦＥＴによれば、ｎ型半導体層３１の濃度を上げても、
オフ時の空乏化によってｎ型半導体層３１内に生じる正
電荷は、ｐ型半導体層３２内に生じる負電荷によって打
ち消されるので、耐圧は改善される。一方、図２４に示
す従来の横型ＭＯＳＦＥＴの場合には、図２５に示すよ
うに、ｎ型半導体層２３の単位面積当り不純物濃度が１
×１０12ｃｍ-2を越えると、耐圧は急激に低下する。
ＦＥＴによれば、ｎ型半導体層３１の濃度を上げても、
オフ時の空乏化によってｎ型半導体層３１内に生じる正
電荷は、ｐ型半導体層３２内に生じる負電荷によって打
ち消されるので、耐圧は改善される。一方、図２４に示
す従来の横型ＭＯＳＦＥＴの場合には、図２５に示すよ
うに、ｎ型半導体層２３の単位面積当り不純物濃度が１
×１０12ｃｍ-2を越えると、耐圧は急激に低下する。
【００３９】したがって、本実施形態によれば、耐圧の
低下を招くこと無く、ｎ型半導体層３１の濃度を上げる
ことができるので、オン抵抗を低くできる。図１３、図
１４は、本発明の第１０の実施形態に係る横型ＭＯＳＦ
ＥＴの素子断面図で、それぞれ、図１１、図１２に対応
するものである。本実施形態の横型ＭＯＳＦＥＴが先の
実施形態のそれと異なる点は、厚いｎ型半導体層３１に
素子を形成したことにある。このため、ｐ型ウェル層２
４、ｎ型ソース層２５、ｎ型ドレイン層２６、ｎ型半導
体層３１、ｐ型半導体層３２をシリコン酸化膜２２に達
しないように形成できる。
低下を招くこと無く、ｎ型半導体層３１の濃度を上げる
ことができるので、オン抵抗を低くできる。図１３、図
１４は、本発明の第１０の実施形態に係る横型ＭＯＳＦ
ＥＴの素子断面図で、それぞれ、図１１、図１２に対応
するものである。本実施形態の横型ＭＯＳＦＥＴが先の
実施形態のそれと異なる点は、厚いｎ型半導体層３１に
素子を形成したことにある。このため、ｐ型ウェル層２
４、ｎ型ソース層２５、ｎ型ドレイン層２６、ｎ型半導
体層３１、ｐ型半導体層３２をシリコン酸化膜２２に達
しないように形成できる。
【００４０】図１５〜図２０は、ｎ型半導体層３１、ｐ
型半導体層３２の他の配置パターンを示す図で、いずれ
の配置パターンも、ｎ型半導体層３１の不純物濃度がソ
ース側で低く、ドレイン側で高くなるようになってい
る。このような条件を満たす配置パターンを選んだの
は、上記の如きの濃度勾配があると、ソース・ドレイン
間の耐圧が高くなるという研究報告に基づく（ＩＳＰＳ
Ｄ´９１，ｐ３１，Marchant et al. ）。
型半導体層３２の他の配置パターンを示す図で、いずれ
の配置パターンも、ｎ型半導体層３１の不純物濃度がソ
ース側で低く、ドレイン側で高くなるようになってい
る。このような条件を満たす配置パターンを選んだの
は、上記の如きの濃度勾配があると、ソース・ドレイン
間の耐圧が高くなるという研究報告に基づく（ＩＳＰＳ
Ｄ´９１，ｐ３１，Marchant et al. ）。
【００４１】しかし、従来の技術では濃度勾配を形成す
るのに、多数の拡散工程を要し、プロセス上の問題が多
かったが、上記配置パターンのようなものであれば、従
来の問題を回避できる。図１５に示す配置パターンは、
ｐ型半導体層３２の幅をドレインに向かって徐々に細く
することにより、平均的に直線的な濃度勾配が得られ
る。
るのに、多数の拡散工程を要し、プロセス上の問題が多
かったが、上記配置パターンのようなものであれば、従
来の問題を回避できる。図１５に示す配置パターンは、
ｐ型半導体層３２の幅をドレインに向かって徐々に細く
することにより、平均的に直線的な濃度勾配が得られ
る。
【００４２】図１６に示す配置パターンは、ｐ型半導体
層３２がｎ型ドレイン層２６に達しないもので、平均的
にソース側とドレイン側とに濃度差を設けている。図１
７に示す配置パターンは、各ｐ型半導体層３２の長さを
変えることにより、図１５に示した配置パターンと同じ
効果を実現するものである。図１５〜図１７の配置パタ
ーンの場合、ｐ型半導体層３２がｐ型ウェル層２４に接
しているため、その接している部分ではチャネルが形成
されず、チャネル幅が短なり、オン電圧が高くなる。
層３２がｎ型ドレイン層２６に達しないもので、平均的
にソース側とドレイン側とに濃度差を設けている。図１
７に示す配置パターンは、各ｐ型半導体層３２の長さを
変えることにより、図１５に示した配置パターンと同じ
効果を実現するものである。図１５〜図１７の配置パタ
ーンの場合、ｐ型半導体層３２がｐ型ウェル層２４に接
しているため、その接している部分ではチャネルが形成
されず、チャネル幅が短なり、オン電圧が高くなる。
【００４３】図１８、図１９に示す配置パターンは、こ
のようなオン電圧の問題を解決できるものである。すな
わち、図１８に示す配置パターンは、ｐ型半導体層３２
とｐ型ウェル層２４とが接しないもので、ｐ型半導体層
３２をいわゆるガードリングのようにフローティングと
することにより、オン電圧を小さくしている。
のようなオン電圧の問題を解決できるものである。すな
わち、図１８に示す配置パターンは、ｐ型半導体層３２
とｐ型ウェル層２４とが接しないもので、ｐ型半導体層
３２をいわゆるガードリングのようにフローティングと
することにより、オン電圧を小さくしている。
【００４４】図１９に示す配置パターンは、図１８にお
いて、一本のストライプをより短い複数のストライプに
したものである。図２０に示す配置パターンは、ｐ型半
導体層３２のストライプ方向をｎ型ソース層２５（ｎ型
ドレイン層２６）のそれと同じにし、ｐ型半導体層３２
をガードリング配置としたものである。図２１は、図２
０のＡ−Ａ´断面図である。この配置パターンの場合、
図２０に示すゲート電極３０の下部３３、ドレイン電極
２８の下部３４の電位集中が、従来に比べて十分緩和さ
れ、耐圧が改善される。
いて、一本のストライプをより短い複数のストライプに
したものである。図２０に示す配置パターンは、ｐ型半
導体層３２のストライプ方向をｎ型ソース層２５（ｎ型
ドレイン層２６）のそれと同じにし、ｐ型半導体層３２
をガードリング配置としたものである。図２１は、図２
０のＡ−Ａ´断面図である。この配置パターンの場合、
図２０に示すゲート電極３０の下部３３、ドレイン電極
２８の下部３４の電位集中が、従来に比べて十分緩和さ
れ、耐圧が改善される。
【００４５】図２２、図２３は、図２０の配置パターン
をＩＧＢＴに適用した場合の素子断面図を示し、図２２
はｎ型半導体層２３が厚いＩＧＢＴ、図２３は半導体層
２３が薄いＩＧＢＴの例を示している。なお、図中、３
５は高濃度ｎ型半導体層を示し、３６はｐ型エミッタ層
を示している。
をＩＧＢＴに適用した場合の素子断面図を示し、図２２
はｎ型半導体層２３が厚いＩＧＢＴ、図２３は半導体層
２３が薄いＩＧＢＴの例を示している。なお、図中、３
５は高濃度ｎ型半導体層を示し、３６はｐ型エミッタ層
を示している。
【００４６】
【発明の効果】以上詳述したように本発明によれば、オ
ン電圧が低く、耐圧が高い高耐圧半導体素子が得られ
る。
ン電圧が低く、耐圧が高い高耐圧半導体素子が得られ
る。
【図１】本発明の第１の実施例に係る横型ＭＯＳＦＥＴ
のオン状態の様子を示す素子断面図。
のオン状態の様子を示す素子断面図。
【図２】図１の横型ＭＯＳＦＥＴのオフ状態の様子を示
す素子断面図。
す素子断面図。
【図３】本発明の第２の実施例に係る横型ＭＯＳＦＥＴ
のオン状態の様子を示す素子断面図。
のオン状態の様子を示す素子断面図。
【図４】本発明の第３の実施例に係るＭＯＳＦＥＴの構
造を示す素子断面図。
造を示す素子断面図。
【図５】本発明の第４の実施例に係る横型ＭＯＳＦＥＴ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図６】本発明の第５の実施例に係る横型ＭＯＳＦＥＴ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図７】本発明の第６の実施例に係る横型ＭＯＳＦＥＴ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図８】本発明の第７の実施例に係る横型ＭＯＳＦＥＴ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図９】本発明の第８の実施例に係る横型ＭＯＳＦＥＴ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図１０】本発明の第９の実施例に係る横型ＭＯＳＦＥ
Ｔの平面図。
Ｔの平面図。
【図１１】図１０の横型ＭＯＳＦＥＴのＡ−Ａ´断面
図。
図。
【図１２】図１０の横型ＭＯＳＦＥＴのＢ−Ｂ´断面
図。
図。
【図１３】本発明の第１０の実施例に係る横型ＭＯＳＦ
ＥＴの素子断面図。
ＥＴの素子断面図。
【図１４】本発明の第１０の実施例に係る横型ＭＯＳＦ
ＥＴの素子断面図。
ＥＴの素子断面図。
【図１５】ｎ型半導体層、ｐ型半導体層の配置パターン
を示す図。
を示す図。
【図１６】ｎ型半導体層、ｐ型半導体層の他の配置パタ
ーンを示す図。
ーンを示す図。
【図１７】ｎ型半導体層、ｐ型半導体層の他の配置パタ
ーンを示す図。
ーンを示す図。
【図１８】ｎ型半導体層、ｐ型半導体層の他の配置パタ
ーンを示す図。
ーンを示す図。
【図１９】ｎ型半導体層、ｐ型半導体層の他の配置パタ
ーンを示す図。
ーンを示す図。
【図２０】ｎ型半導体層、ｐ型半導体層の他の配置パタ
ーンを示す図。
ーンを示す図。
【図２１】図２０のＡ−Ａ´断面図。
【図２２】図２０の配置パターンをＩＧＢＴに適用した
例を示す図。
例を示す図。
【図２３】図２０の配置パターンをＩＧＢＴに適用した
例を示す図。
例を示す図。
【図２４】従来の横型ＭＯＳＦＥＴの素子断面図。
【図２５】従来の横型ＭＯＳＦＥＴの問題点を説明する
ための特性図。
ための特性図。
【図２６】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２７】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２８】図１の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図２９】図３の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図３０】図５の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図３１】図６の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図３２】図７の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図３３】図８の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
【図３４】図９の横型ＭＯＳＦＥＴの特徴を適用した横
型ＩＧＢＴの素子断面図。
型ＩＧＢＴの素子断面図。
１…ｐ型シリコン基板、１ａ…シリコン基板、２、２ａ
…ｎ型高抵抗半導体層、３…ｐ型ウェル層、４…ｎ型ソ
ース層、５…ｎ型ドレイン層、６…ソース電極、、７…
ドレイン電極、８…ゲート絶縁膜、９…ｉ型ポリシリコ
ン層、９ａ…ｐ型ポリシリコン層、９ｂ…ｎ型ポリシリ
コン層、１０…シリコン酸化膜、１１…ｎ型半導体層、
１２…ｐ型半導体層、１３…ゲート電極、１４…電極、
１５…ポリシリコン高抵抗膜、１６…ｐ型半導体層、２
１…シリコン基板、２２…シリコン酸化膜、２３…ｎ型
半導体層、２４…ｐ型ウェル層、２５…ｎ型ソース層、
２６…ｎ型ドレイン層、２７…ソース電極、２８…ドレ
イン電極、２９…ゲート絶縁膜、３０…ゲート電極、３
１…ｎ型半導体層、３２…ｐ型半導体層、３３…ゲート
電極の下部、３４…ドレイン電極の下部、３５…高濃度
ｎ型半導体層、３６…ｐ型エミッタ層、４１…コンタク
ト部、４２…チャネル形成部分
…ｎ型高抵抗半導体層、３…ｐ型ウェル層、４…ｎ型ソ
ース層、５…ｎ型ドレイン層、６…ソース電極、、７…
ドレイン電極、８…ゲート絶縁膜、９…ｉ型ポリシリコ
ン層、９ａ…ｐ型ポリシリコン層、９ｂ…ｎ型ポリシリ
コン層、１０…シリコン酸化膜、１１…ｎ型半導体層、
１２…ｐ型半導体層、１３…ゲート電極、１４…電極、
１５…ポリシリコン高抵抗膜、１６…ｐ型半導体層、２
１…シリコン基板、２２…シリコン酸化膜、２３…ｎ型
半導体層、２４…ｐ型ウェル層、２５…ｎ型ソース層、
２６…ｎ型ドレイン層、２７…ソース電極、２８…ドレ
イン電極、２９…ゲート絶縁膜、３０…ゲート電極、３
１…ｎ型半導体層、３２…ｐ型半導体層、３３…ゲート
電極の下部、３４…ドレイン電極の下部、３５…高濃度
ｎ型半導体層、３６…ｐ型エミッタ層、４１…コンタク
ト部、４２…チャネル形成部分
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６１６Ｔ
Ｆターム(参考） 5F110 AA01 AA11 BB12 CC02 DD05
DD13 DD22 EE09 EE10 GG02
GG12 HJ06 HM12
5F140 AA01 AA25 AB06 AC21 AC22
AC23 AC36 BA01 BF01 BF04
BF31 BF37 BH12 BH30 BH41
BH47 BH50
Claims (4)
- 【請求項１】絶縁膜上に形成された第１導電型半導体層
と、 この第１導電型半導体層内に選択的に形成された第２導
電型ウェル層と、 この第２導電型ウェル層内に選択的に形成された第１導
電型ソース層と、 前記第１導電型半導体層内に選択的に形成された第１導
電型ドレイン層と、 この第１導電型ドレイン層と前記第１導電型ソース層と
の間の前記第２導電型ウェル層上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記第２導電型ウェル層と前記第１導電型ドレイン層と
の間の前記第１導電型半導体層内に選択的に形成され、
かつ前記第１導電型半導体層の表面に占める面積の割合
が、前記第２導電型ウェル層から前記第１導電型ドレイ
ン層に向かって全体としては小さくなる方向に変化し、
かつ前記第２導電型ウェル層と接する第２導電型半導体
層とを具備してなることを特徴とする高耐圧半導体素
子。 - 【請求項２】絶縁膜上に形成された第１導電型半導体層
と、 この第１導電型半導体層内に選択的に形成された第２導
電型ウェル層と、 この第２導電型ウェル層内に選択的に形成された第１導
電型ソース層と、 前記第１導電型半導体層内に選択的に形成された第１導
電型ドレイン層と、 この第１導電型ドレイン層と前記第１導電型ソース層と
の間の前記第２導電型ウェル層上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記第２導電型ウェル層と前記第１導電型ドレイン層と
の間の前記第１導電型半導体層内に選択的に形成され、
前記第２導電型ウェル層と接する第２導電型半導体層で
あって、上から見た前記第１導電型半導体層の表面に占
める面積の割合が、前記第２導電型ウェル層から前記第
１導電型ドレイン層に向かって減少し、かつ、前記面積
の割合の減少率は、平均的には、前記第２導電型ウェル
層から前記第１導電型ドレイン層に向かってほぼ一定で
ある第２導電型半導体層ととを具備してなることを特徴
とする高耐圧半導体素子。 - 【請求項３】絶縁膜上に形成された第１導電型半導体層
と、 この第１導電型半導体層内に選択的に形成された第２導
電型ウェル層と、 この第２導電型ウェル層内に選択的に形成された第１導
電型ソース層と、 前記第１導電型半導体層内に選択的に形成された第１導
電型ドレイン層と、 この第１導電型ドレイン層と前記第１導電型ソース層と
の間の前記第２導電型ウェル層上にゲート絶縁膜を介し
て設けられたゲート電極と、 前記第２導電型ウェル層と前記第１導電型ドレイン層と
の間の前記第１導電型半導体層内に選択的に形成され、
前記第２導電型ウェル層から前記第１導電型ドレイン層
に向かって前記第１導電型半導体層の表面における面積
占有率が全体としては減少し、かつ前記第２導電型ウェ
ル層と接する第２導電型半導体層とを具備してなること
を特徴とする高耐圧半導体素子。 - 【請求項４】前記第２導電型半導体層は、前記第２導電
型ウェル層と前記第１導電型ドレイン層とを繋ぐことを
特徴とする請求項１ないし３のいずれか１項に記載の高
耐圧半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357264A JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357264A JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18885593A Division JP3400025B2 (ja) | 1993-06-30 | 1993-06-30 | 高耐圧半導体素子 |
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| Publication Number | Publication Date |
|---|---|
| JP2003197909A true JP2003197909A (ja) | 2003-07-11 |
| JP4142943B2 JP4142943B2 (ja) | 2008-09-03 |
Family
ID=27606857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002357264A Expired - Fee Related JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
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| JP (1) | JP4142943B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007072405A2 (en) * | 2005-12-22 | 2007-06-28 | Nxp B.V. | Semiconductor device with recessed field plate and method of manufacturing the same |
| JP2014183231A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
| EP4099393A1 (en) * | 2021-06-04 | 2022-12-07 | Renesas Electronics Corporation | Semiconductor device |
-
2002
- 2002-12-09 JP JP2002357264A patent/JP4142943B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007072405A2 (en) * | 2005-12-22 | 2007-06-28 | Nxp B.V. | Semiconductor device with recessed field plate and method of manufacturing the same |
| WO2007072405A3 (en) * | 2005-12-22 | 2007-10-18 | Nxp Bv | Semiconductor device with recessed field plate and method of manufacturing the same |
| US7897478B2 (en) | 2005-12-22 | 2011-03-01 | Nxp B.V. | Semiconductor device with field plate and method |
| JP2014183231A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
| EP4099393A1 (en) * | 2021-06-04 | 2022-12-07 | Renesas Electronics Corporation | Semiconductor device |
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