JPH02270367A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置に係り、特に、大電流を
取り扱うことが可能で、高集積化を行うことが可能な半
導体集積回路装置に関する。

［従来の技術］ 近年、モータの制御、照明器具の制御等の技術分野にお
いて、パワーＩＣに対する要求が高まっている。この種
パワーＩＣとしての半導体集積回路装置は、負荷への電
力の供給をコントロールする、高耐圧（１００Ｖ以上）
、大電流（ＬＡ以上）の素子からなる出力回路と、低電
圧、低電流の素子から成る制御回路とをモノリシックに
集積したものである。

本発明は、このような半導体集積回路装置における出力
回路に関するものである。

第４図（１１）はこの種出力回路の一例を示す図であり
、図示出力回路は、高耐圧、大電流のｎＭＯ３ＦＥＴＩ
、２によるインバータにより構成されている。そして、
通常、ｎＭＯｓＦＥＴ１を上アーム素子、ｎＭＯｓＦＥ
Ｔ２を下アーム素子と呼んでいる。

このような、複数個の大電流素子を備える回路を集積し
た半導体集積回路装置の従来技術が、例えば、ｌ５ＰＳ
Ｄ’８８　　ＰＰ８５〜９５に記載されて知られている
。この従来技術は、縦形の１ＭＯ５ＦＥＴを大電流素子
てして用いて構成されている。この素子は、ｐｎ接合に
よりその側面及び底面を囲むことにより、他の素子から
分離されており、また、素子のドレイン電極は、基板表
面に構成されている。

第２図は前述した従来技術による大電流素子を　。

誘電体分離基板に作成した例を示す断面図である。

第２図において、ｌは上アーム素子となるｎ　Ｍ　０Ｓ
　ＦＥＴ、２は下アーム素子となるｎＭＯｓＦＥＴ、３
．３′はソース電極、４はヒートシンク、６．６′はド
レイン電極、７は多結晶Ｓｉ基板支持体、８は埋め込み
層、９はＳｉｎ、膜、１０は単結晶Ｓｔ領領域ある。

第２図に示す従来技術は、上アーム素子、下アーム素子
となるｎＭＯｓＦＥＴｌ及び２が単結晶Ｓｉ領域１０内
に、ソース電極３．３′、ドレイン電極６．６′を備え
て構成されている６単結晶Ｓｉ領域１０は、その底面及
び側面がＳｉｎ、膜９により覆われ、多結晶Ｓｉ基板支
持体７に保持されている。Ｓｉｎ、膜９は、絶縁膜であ
るため、素子間の電気的分離特性を向上させることがで
きる。

これにより、第２図に示す従来技術は、高耐圧分離化が
可能であり、ラッチアップを生じることがなく、耐ノイ
ズ性、高温での分離特性に優れているという利点を備え
るものである。

［発明が解決しようとする課Ｍ］ しかし、前記第２図で説明した従来技術は、ドレイン電
極６．６′が基板の表面に設けられておす、ドレインか
らの電流１３が埋込層８を横方向に流れた後、素子表面
に向けて縦方向に流れることになり、横方向の抵抗成分
１４の抵抗値が大きく、素子のオン抵抗が大きくなって
、素子の大電流化を図ることが困難であるという問題点
を有している。

このように構成される素子のオン抵抗を小さくするため
に、素子面積を大きくすることが考えられるが、この場
合、半導体集積回路装置の集積度が悪化してしまうとい
う問題点を生じる。

また、前記第２図で説明した従来技術は、素子とヒート
シンク４との間に熱伝導率の小さい絶縁膜であるＳｉｎ
、膜９が介在しているので、素子で発生する熱の放散が
悪く、充分な熱放散効果を得るためには素子面積を大き
くしなければならないという問題点があった。

本発明の目的は、前記従来技術の問題点を解決し、集積
度を向上させ、かつ、大電流を扱うことのできるインバ
ータ回路を備えた半導体集積回路装置を提供することに
ある。

［課題を解決するための手段］ 本発明によれば前記目的は、基板を貫通する単結晶領域
を有する誘電体分離基板を用い、この単結晶領域に、上
アーム素子あるいは下アーム素子となるｎＭＯｓＦＥＴ
の一方を形成し、基板裏面にドレイン電極を設け、素子
が基板を貫通する構造とすることにより達成される。

［作　用］ 基板を貫通する単結晶領域に素子を形成し、基板の裏面
にドレイン電極を設けることにより、横方向の抵抗成分
がなくなり、その分、素子面積を小さくしても、オン抵
抗を増大させることがなく、かつ、チップ面積を従来技
術の場合より小さくすることができる。また、素子とヒ
ートシンクとの間にＳｉｎ、膜等による絶縁膜がないた
め、熱放散性も向上する。

さらに、上アーム素子あるいは下アーム素子の一方のみ
をこのような構造とすることにより、他方の素子との絶
縁分離が可能となる。

また、複数の上アーム素子および下アーム素子を備え、
いずれか一方の素子のドレインが共通に接続されるよう
な回路方式が各種知られているが、この場合、本発明を
適用することにより、一方の側の複数のアーム素子のド
レインを、基板裏面に共通に設けることができるので、
チップ面積の低減効果をさらに大きくすることができる
。

［実施例］ 以下、本発明による半導体集積回路装置の一実施例を図
面により詳細に説明する。

第１図は本発明の第１の実施例の構成を示す断面図であ
る。第１図において、５は基板を貫通する単結晶領域で
あり、他の符号は第２図の場合と同一である。

この第１図に示す本発明の第１の実施例は、第２図によ
り説明した従来技術の場合と同様に、第４図（ａ）に示
したインバータ回路を半導体基板内に構成したものであ
り、基板を貫通する単結晶領域５内に上アーム素子とな
るｎＭＯｓＦＥＴｌが形成され、基板の裏面にドレイン
電極６が形成されて構成されている。また、下アーム素
子となるｎＭＯｓＦＥＴ２は、Ｓｉｎ、膜９によりその
底面及び側面が囲まれた単結晶領域１０内に従来技術の
場合と同様に形成されている。

このように構成される上アーム素子となるｎＭＯ８ＦＥ
ＴＩの電流１１は、第１図内に矢印でしめすように基板
裏面のドレイン電極から基板表面の素子に向かって流れ
ることになる。

これにより、従来技術の場合のような横方向の抵抗成分
を除去することができ、オン抵抗値を従来技術と同様に
保てば、素子面積、すなわち、チップ面積を大幅に低減
することができるなお、基板支持体７内の単結晶領域５
は、その抵抗率が充分に小さくなるように形成されてお
り、この部分の抵抗成分１２の値は、素子のオン抵抗中
では無視できるものとなる。

また、上アーム素子となるｎＭＯｓＦＥＴｌと、下アー
ム素子となるｎＭＯ５ＦＥＴ２とは、ｎＭＯ５ＦＥＴ２
を囲んでい！ＳｉＯ，膜９により、電気的に絶縁されて
いる。

前述したような構成を有する本発明の第１の実施例によ
れば、上アーム素子となるｎＭｏ　Ｓ　Ｆ　ＥＴｌの素
子面積を小さくすることができ、従来技術の場合に比較
して、チップ面積を約８５％に低減することができた。

第３図は本発明の第２の実施例を示す断面図である。第
３図に示す本発明の第２の実施例は、第４図（ｂ）に示
すＨブリッジ回路によるインバータ回路を構成した例で
ある。第３図、第４図（ｂ）において、１ａ、１ｂは上
アームとなるｎＭＯ５ＦＥＴ、２ａ、２ｂは下アームと
なるｎＭＯ５ＦＥＴであり、他の符号は第１図、第２図
の場合と同一である。

この第３図に示す本発明の第２の実施例は、第１図によ
り説明した本発明の第１の実施例のものが２組備えられ
て構成されている。そして、上アーム素子素子となるｎ
ＭＯ３ＦＥＴ１ａ、１ｂのドレイン６が共通に構成され
ている。すなわち、この実施例は、第４図（ｂ）に示す
ように、両アーム素子のドレイン６が共通接続されてい
るので、画素子を基板を貫通するように構成したもので
あ前述のような本発明の第２の実施例によれば、チップ
面積を従来技術に比較して、約８０％に低減することが
できた。

第４図（Ｃ）は本発明を適用できる、本発明の第３の実
施例の回路を示すもので、３相インバ一タ回路を示す図
である。

この実施例の回路も、前述した本発明の第１、第２の実
施例の場合と同様に、半導体基板内に形成することが可
能であり、基板を貫通する上アーム素子と、Ｓ　ｉ　Ｏ
，膜により絶縁された下アーム素子とが、それぞれ３個
づつ形成されて構成され、同様な効果を奏することがで
きる。

この実施例では、チップ面積を従来技術の場合の約７５
％とすることができた。

前述したように本発明の実施例は、本発明により構造を
改良した上アーム素子の数が増加するほどチップ面積の
縮小効果を向上することが可能である。

前述した本発明の実施例は、出力用の大電流素子として
、ｎＭＯ５ＦＥＴを用いるとしたが、本発明は、ｌ０Ｅ
Ｔ、バイポーラトランジスタ等を用いることも可能であ
る。

また、前述した本発明の実施例は、素子をｎ形としたが
、素子がｐ形の場合、下アーム素子を基板を貫通するよ
うに構成することにより、本発明を適用することができ
る。

［発明の効果］ 以上説明したように、本発明によれば、集積回路装置に
搭載した大電流インバータ回路における一方のアーム素
子の面積を縮小することができるので、集積回路装置全
体のチップ面積の縮小化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示す断面図、第
２図は従来技術による大電流素子を誘電体分離基板に作
成した例を示す断面図、第３図は本発明の第２の実施例
を示す断面図、第４図は本発明が適用される回路例を示
す図である。 １、ｌａ、ｌｂ・・・・・・上アーム素子となるｎ　Ｍ
　０Ｓ　ＦＥＴ、２．２ａ、２ｂ・・・・・・下アーム
素子となるｎＭＯ５ＦＥＴ、３，３　’−−−−−・ソ
ース電極、４・・・・・・ヒートシンク、５・・・・・
・基板を貫通する単結晶領域、６．６’・・・・・・ド
レイン電極、７・・・・・・多結晶Ｓｉ基板支持体、８
・・・・・・埋め込み層、９・・・・・・５ｉＯ１膜、
１０・・・・・・単結晶Ｓｉ領域。

Claims (1)

1. 【特許請求の範囲】 １、基板を貫通する第１の単結晶領域と、基板の第１の
   主表面にのみ露出し、露出部以外が絶縁膜で覆われた第
   ２の単結晶領域と、基板となる多結晶領域とにより構成
   される誘電体分離基板に形成される半導体集積回路装置
   において、前記２つの単結晶領域のそれぞれに大電力素
   子を形成したことを特徴とする半導体集積回路装置。 ２、前記２つの単結晶領域のそれぞれに形成される大電
   力素子の組み合わせにより、大電力用の回路が構成され
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、前記大電力用の回路がインバータ回路であることを
   特徴とする特許請求の範囲第２項記載の半導体集積回路
   装置。 ４、前記第１の単結晶領域と、第２の単結晶領域とがそ
   れぞれ複数個備えられることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ５、前記複数個の第１の単結晶領域内に、Ｈブリッジ回
   路または３相ブリッジ回路の一方のアームとなる素子を
   形成することを特徴とする特許請求の範囲第４項記載の
   半導体集積回路装置。