JPS61148881A - 集積電力ｍｏｓブリツジ回路 - Google Patents

集積電力ｍｏｓブリツジ回路

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JPS61148881A
JPS61148881A JP60286853A JP28685385A JPS61148881A JP S61148881 A JPS61148881 A JP S61148881A JP 60286853 A JP60286853 A JP 60286853A JP 28685385 A JP28685385 A JP 28685385A JP S61148881 A JPS61148881 A JP S61148881A
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power mos
drain
mos transistor
source
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JP60286853A
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クラウデイオ・コンテイエロ
パオラ・ガルビアーテイ
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STMicroelectronics SRL
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SGS Microelettronica SpA
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、好ましくはＮチャンネル型の、集積電力Ｍ
ＯＳブリッジ回路およびこの回路の製作方法に関する。
過去において様々な形式のブリッジ回路が多数の異なっ
た電子応用において用いられてきた。このブリッジ回路
の発明が向けられている一般型のブリッジ回路は時々Ｈ
ブリッジ回路と称される。
このクラスまたは形式の回路は、電力供給、オーディオ
アンプおよび小形モータ制御で必要とされるような一般
の速いスイッチング応用に適している。過去においてこ
のようなりラスまたは形式のブリッジ回路を４つのディ
スクリートなバイポーラ素子で実現することが知られて
いた。この実現は、多くの応用において比較的遅いとい
う不利益があった・ より最近では、このクラスまたは形式のブリッジ回路は
１個の絶縁型サブストレート上に一体に組立てられた４
個のディスクリートな電力金属−酸化物一半導体（ＭＯ
Ｓ）素子によって実現されている。しかしながら、ユニ
ポーラ（ＭＯＳ）ディスクリート素子の使用によるこの
一般の形式のブリッジ回路の製作は、半導体チップ内で
使用可能な空間の効率的な使用をもたらさず、これは４
個のディスクリートなバイポーラ素子を用いた実現にも
共有される不利益である。
したがってこの発明の課題は集積電力ＭＯＳ技術におい
て改良されたブリッジ回路および改良された集積ブリッ
ジ回路の改良された製作方法を提供し、それによって回
路の実現に必要な半導体チップの面積を減じ、かつ回路
の速度を増加させることである。
この発明の特定の目的は、ブリッジ回路実現のすべての
構成要素素子が１つのモノリシック半導体チップ上に集
積された、電力ＭＯＳ技術内で実現されたブリッジ回路
を提供することである。
この発明の上述のおよび伯の目的は、以下を特徴とづる
集積電力ＭＯＳブリッジ回路によって達成される： 半導体サブストレートと； 前記半導体サブストレート内に位置され、ソース領域、
ドレイン領域、およびゲート電極を有する、第１の電力
ＭＯＳトランジスタと；前記半導体サブストレート内に
位置され、ソース領域、ドレイン領域およびゲート電極
を有する第２の電力ＭＯＳトランジスタであって、前記
第２の電力ＭＯＳトランジスタのドレイン電極が前記第
１の電力ＭＯＳトランジスタのソース電極に結合されて
いるものと：　　゛ 前記半導体サブストレート内に位置され、ソース領域、
ドレイン領域およびゲート電極を有する第３の電力ＭＯ
Ｓトランジスタであって、前記第３の電力ＭＯＳトラン
ジスタのソース電極が前記第２の電力ＭＯＳトランジス
タのソース電極に結合されているものと； 前記半導体サブストレート内に位置され、ソース領域、
ドレイン領域およびゲート電極を有する第４の電力ＭＯ
Ｓトランジスタであって、前記第４の電力ＭＯＳトラン
ジスタのソ′−ス電極が前記第３の電力ＭＯＳトランジ
スタのドレイン電極に結合されており、前記第４の電力
ＭＯＳトランジスタのドレイン電極が前記第１の電力Ｍ
ＯＳｌ−ランジスタのドレイン電極に結合されているも
のと；および前記半導体サブストレート内に位置された
第１、第２、第３および第４のダイオードであって、前
記第１のダイオードは前記第１の電力ＭＯＳトランジス
タのソースとドレイン領域間に結合され、前記第２のダ
イオードは前記第２の電力ＭＯＳトランジスタのソース
とドレイン領域間に結合され、前記第３のダイオードは
前記第３の電力ＭＯＳトランジスタのソースとドレイン
領域間に結合され、前記第４のダイオードは前記第４の
電力ＭＯＳトランジスタのソースとドレイン領域−に結
合されているもの。
この発明に従えば、以下の段階を含む電力ＭＯＳ技術に
おいて実現される改良された集積ブリッジ回路の製作方
法が開示される： 半導体サブストレートを準備する段階と；ソース領域、
ドレイン領域、およびゲート電極を有する前記半導体サ
ブストレート内に第１の電力ＭＯＳトランジスタを形成
する段階と；ソース領域、ドレイン領域およびゲート電
極を有する前記半導体サブストレート内に第２の電力Ｍ
ＯＳトランジスタを形成する段階であって、前記第２の
電力ＭＯＳトランジスタのドレイン電極が前記第１の電
力ＭＯＳｌ−ランジスタのソース電極に結合されており
： ソース領域、ドレイン領域およびゲート電極を有する前
記半導体サブストレート内に第３の電力ＭＯＳトランジ
スタを形成する段階であって、前記第３の電力ＭＯＳト
ランジスタのソース電極は前記第２の電力ＭＯＳトラン
ジスタのソース電極に結合されており； ソース領域、ドレイン領域およびゲート電極を有する前
記半導体サブストレート内に第４の電力ＭＯＳトランジ
スタを形成する段階であって、前記第４の電力ＭＯＳト
ランジスタのソース電極が前記第３の電力ＭＯＳトラン
ジスタのドレイン電極に結合されており、前記第４の電
力ＭＯＳトランジスタのドレインｍｃｉが前記第１の電
力ＭＯＳトランジスタのドレイン電極に結合されており
；および前記半導体サブストレート内に第１、第２、第
３および第４のダイオードを形成する段階であって、前
記第１のダイオードは前記第１の電力ＭＯＳトランジス
タのソースとドレインｍ域問に結合され、前記第２のダ
イオードは前記第２の電力ＭＯＳトランジスタのソース
とドレイン領域間に結合され、前記第３のダイオードは
前記第３の電力ＭＯＳトランジスタのソースとドレイン
領域間に結合され、前記第４のダイオードは前記第４の
電力ＭＯＳｈラントランジスタスとドレイン領域間に結
合される段階。
この発明の他の目的、特徴および利点は添付の図面に図
示されたこの発明の好ましい実施例の以下の説明によっ
てより詳細に明らかになるであろう。
好ましい実施例の説明 第１図を参照すると、集積ブリッジ回路の概略図が示さ
れている。回路は好ましくは、点線で示されたそれぞれ
の箱内に位置されて示されたＮチャンネル電力ＭＯＳト
ランジスタ１０．２０１３０および４０を含む。
トランジスタ１０のドレイン電極Ｄ＋ｏはトランジスタ
４０のドレイン電極り、。に結合されている。これら２
つのドレイン電極は示されるように共通の端子に接続あ
るいは結合されている。トランジスタ１０のソース電極
Ｓ、。はトランジスタ２０のドレイン電極Ｄ２゜に結合
されている。
これら２つの電極Ｄ＋ｏおよび０２０は示されるように
共通の端子に接続または結合されている。
トランジスタ４０のソース電極Ｓ、。はトランジスタ３
０のドレイン電極り、。に結合されている。
これら２つの電極８４０およびＤＯＱは示されたように
共通の端子に接続または結合されている。
トランジスタ３０のソース電極Ｓ、。はトランジスタ２
０のソース電極８２０に結合されている。
これら２つのソース電極は示されたように共通の端子に
接続または結合されている。ダイオード１１はトランジ
スタ１０のソース電°極Ｓ、。とドレイン電極り、。問
に結合され、ダイオード１１のアノードはソース電極Ｓ
、。に結合され、一方ダイオード１１のカソードはドレ
インｉｆ　極Ｄ　＋。に結合されている。ダイオード１
２は１〜ランジスタ２０のビレ１°ンＴ１極Ｄ２Ｑとソ
ース電極Ｓｚｏ間に結合され、ダイオード１２のアノー
ドはソース電極Ｓ２ｏに結合され、一方ダイオ°−ド２
０のカソードはドレイン電極Ｄｚｏに結合されている。
ダイオード１３はトランジスタ３０のドレイン電極Ｄ３
０とソース電極５−ｏＩｉｉｔに結合され、ダイオード
１３のアノードはソース電極Ｓ、。に結合され、一方ダ
イオード１３のカソードはドレイン電極Ｄａｏに結合さ
れている。ダイオード１４はトランジスタ４０のドレイ
ン電極Ｄ４０とソース電極５４０間に結合され、ダイオ
ード１４のアノードはソース電極Ｓ、。に結合され、一
方ダイオード１４のカソードはドレイン電極０４０に結
合されている。
第２図を参照すると、第１図の集積ブリッジ回路を実現
したものの断面形状が示されている。半導体サブストレ
ート１００はサブストレート１００の第１の表面１０５
までＰ＋領域１１０ａ、１１０ｂ１１１０Ｃおよび１１
０ｄとして延在するＰ領域１１０を右する。好ましくは
、Ｐｉｌ’ｉ域１１０はその上のＮ型領域の好ましくは
エピタキシャル成長に先立つスタート時のＰ型サブスト
レート領域であって、Ｐ’　　（シンカー型）領域１１
０ａ、１１０ｂ、１１０ｃおよび１１０ｄは頂部および
底部の両方から拡散技術によって形成されている。
Ｐ＋領域１１０ａ、１１０ｂ、１１０ｃおよび１１０ｄ
は下にある接続するＰ領域１］０とともに、組合わされ
たＰ４およびＰ絶縁領域の境界内に位置するＮ型領域に
効果的な接合分離領域を提供する。サブストレート１０
０内にＮ＋＋域１１１．１１２および１１３が埋設され
ている。これらはドレイン領域であって好ましくは拡散
またはイオン注入技術によって形成される。Ｎ＋＋域１
１１は、（シンカー型）Ｎ＋＋域１１１ａによりてサブ
ストレート１００の第１の表面１０５まで延在する。長
手のＮ＋＋域１１２は（シンカー型）領域１１２ａによ
ってサブストレート表面１０５まで延在する。Ｎ＋＋域
１１３は（シンカー型）Ｎ１領域１１３ａによってサブ
ストレート表面１０５上で延在する。低い導電率のＮ−
ドレイン領域１１５．１１６＃ヨＤ’１１７ハ、Ｐ領域
１１０内にＮ４領域１１１．１１２および１１３が形成
された１ｋに、好ましくはＰ分離領域１１０上のＮ−領
域のエピタキシャル成長によって形成される。
Ｎ−領域１１５は一般にＮ＋＋域１１１とサブストレー
ト表面１０５の間に配置され、Ｎ−領域１１６は一般に
Ｎ＋＋域１１２とサブストレート表面１０５の闇に配置
され、Ｎ−領域１１７は一般にＮ＋＋域１１３とサブス
トレート表面１０５の間に配置される。
Ｎ＋領減滅１１２ａ好ましくはＮ−領域１１６の中心部
分にある。サブストレート表面１０５まで延在する部分
を備えたＰチャンネル型領域１１５ａおよび１１５ｂ　
ｔｆｉＮ−領域１１５内に埋設され、好ましくは拡散技
術によって形成される。サブストレート表面１０５まで
延在する部分を備えたＮ＋ソース領域１１５ｂ＋１３よ
び１１５ｃがＰチャンネル領域１７５ａ内に埋設され、
好ましくは拡散またはイオン注入によって形成される。
サブストレート表面１０５まで延在する部分を備えたＮ
＋ソース領域１１５ｅ　Ｉ′３よび１１５ｆがＰ＋領域
１１５ｄ内に埋設され、好ましくは拡散またはイオン注
入によって形成される。Ｎ−領域１１６内にはＰチャン
ネル型領域１１６ａ、１１６ｄ、１１６ｇおよび１１６
ｊが埋設され、好ましくは拡散またはイオン注入によっ
て形成され、かつ半導体表面１０５まで延在する。Ｐチ
ャンネル領域１１６ａおよび１１６ｄ内には、それぞれ
、Ｎ＋ソース領域１１６ｂと１１６０およびＮ＋ソース
領域１１６ｆと１１６ｅが埋設され、好ましくは拡散ま
たはイオン注入によって形成され、かつ半導体表面１０
５まで延在する。Ｐチャンネル領域１１６ｇおよび１１
６ｊ内には、それぞれ、Ｎ＋ソース領域１１６１と１１
６ｈ　Ｉ５よびＮ＋ソース領域１１６史と１１６ｋが埋
設され、好ましくは拡散またはイオン注入によって形−
成され、かつサブストレート表面１０５まで延在する部
分を有する。
Ｎ−ドレイン領域１１７内には好ましくは拡散またはイ
オン注入によって形成され、かつサブストレート表面１
０５まで延在する部分を有するＰチャンネル型領域１１
７ａおよび１１７ｄが埋設されている。Ｐｆｖンネル領
域１１りａ内には、好ましくは拡散またはイオン注入に
よって形成され、かつサブストレート表面１０５まで延
在する部分を有するＮ＋ソース領域１１７ｂおよび１１
７Ｇが埋設されている。Ｐチャンネル領域１１７ｄ内に
は、好ましくは拡散またはイオン注入によって形成され
、かつ半導体表面１０５まで延在する部分を有するＮ＋
ソース領域１１７ｅおよび１１７ｔが埋設されている。
サブストレート表面１０５上には、複数個の絶縁（二酸
化シリコンなど）領域またはＷ１２０から１２９までと
１８０および１８１が配置または形成されている。
第１の一連の導電性の電極または領域１３０から１４５
までが、そのそれぞれの絶縁層または領域１２０から１
２９までと１８０および１８１に埋設されるかまたは接
触している。導電性の領域１３０および１３１は絶縁領
域１２０内に埋設され、導電性の領域１３２は絶縁領域
１２１内に埋設され、導電性の領域１３３は絶縁領域１
２２内に埋設され、導電性の領域１３４および１３５は
絶縁領域１２３内に埋設され、導電性の領域１３６は絶
縁領域１２４内に埋設され、導電性の領域１３７は絶縁
領域１２５内に埋設され、導電性の領域１３８は絶縁領
域１２０内に埋設され、導電性の領域１３９は絶縁性の
領域１２７内に埋設され、導電性の領域１４０および１
４１は絶縁領域１２８内に埋設され、導電性の領域１４
２は絶縁領域１２９内に埋設され、導電性の領域１４３
は絶縁領域１８０内に埋設され、導電性の領域１４、４
および１４５は絶縁領域１８１内に埋設されている。好
ましくは、Ｓ電性の領域１３０ないし１４５はドープさ
れたポリシリコン領域である。
第２の一連の導電性の領域１６０から１６４までは一般
に絶縁領域１２０ないし１３１上に配置されおよび／ま
た。は接触しており、これらの好ましくは金属の（すな
わちアルミまたはアルミ合金の）導電領域１６０ないし
１６４は選択された位置または場所でサブストレート表
面１０５まで延在する。導電性の領域１６０は絶縁領域
１２．０ないし１２２に隣接し、導電性の領域１３２上
にあり、Ｐチｔｐ＞ネル領域１１５ａおよびｍ＊のＮ＋
ソース領域１１５ｂと１１５ＧならびにＰチャンネル領
域１１５ｄおよび関連のＮ＋ソース領域１１５ｅと１１
５ｒに電気的短絡の接触をしている。
導電性の領域１６１は絶縁領域１２２および絶縁領域１
２３．１２４および１２５に隣接しており、かつＮ＋領
域１１１ａと電気的に接触し、同様にＰチャンネル領域
１１６ａおよび関連のＮ４ソース領域１１６ｂと１１６
０に電気的短絡の接触をしており、かつＰチャンネル領
域１１６ｄおよび関連のＮ＋ソース領域１１６ｅと１１
６ｔに電気的短絡の接触をしている。導電性の領域１６
２は絶ＩＩＩｆＲ域１２５Ｉ３よび１２６に近接し、か
つＮ１（ドレイン部分）領域１１２と電気的に接触しか
つその一部であるＮ＋領域１１２ａに電気的接触を提供
する。導電性の領域１６３は絶縁領域１２６．１２７．
１２８および１２９に隣接し、かつＰチャンネル領域１
１６ｇおよび関連のＮ＋ソース領域１１６ｈと１１６１
に電気的に短絡の接触を提供する。導電性の領域１６３
はまた、Ｐチャンネル温域１１６ｊおよび関連のＮ＋ソ
ース領域１１６にと、１１６１に電気的に短絡の接触を
提供し、さらに、Ｎ＋　（ドレイン部分）領域１１３と
電気的に接触し、かつその一部であるＮ＋領域１１３ａ
に電気的に接触する。導電性の領域１６４は絶縁領域１
２９．１８０．？ｊよび１８１に隣接し、かつＰチャン
ネル領域１１７ａ　、ｆｌよび関連のＮ＋ソース領域１
１７ｂと１１７０に電気的に短絡の接触を提供する。、
導電性の領域１６４はまたＰチャンネル領域１１７ｄお
よび関連のＮ１ソース領域１１７ｄと１１７ｅに電気的
に短絡の接触を提供する。
、導電性の領域１３０はＰ＋分離″部分領域１１０ａ上
に位Ｉづけられ、ｓ′ＩＲ性の領域１３４は同様にＰ＋
分離部分領域１１０ｂ上に位置づけられ、導電性の領域
１４１はＰ１分離部分領域１１０Ｃ上に位置づけられ、
かつ導電性の領域１４５はＰ１分離部分領域１１０ｄ上
に位置づけられている。
第１図に関連して見られた第２図の開示された実施例で
は、電極Ｇ２０は電気的に一体接続されて示された（第
２図参照）導電電極または領域１３１．１３２および１
３３を含み、一方電極Ｓ２０はＮ＋ソース領域１１５ｂ
と１１５ｃ（および関連のＰチャンネル領域１１５ａ）
、ｔ５よびＮ＋ソース領域１１５ｅと１１５ｆ（および
関連のＰチャンネル領域１１５ｄ）に電気的短絡の接触
をしている導電領域１６０を含む。２１１１Ｄ２０＝８
１０はＳ電領域または電極１６１を含む。電極Ｇ１０　
ハ１１　ｆｆｌ　？！！極ｔ　タハ領域１３５．１３６
ｃｔ５よび１３７を含む。電極Ｄ１０＝Ｄ４０は導電電
極または領域１６２を含む。電極Ｇ４０は導′ｉ！１電
極または領域１３８．１３９および１４０を含む。電極
５４０＝０３０は導Ｎ′ＩＩｌ極または領域１６３を含
む。電極Ｇ３０はＳ電電極または領域１４２．１４３お
よび１４４を含み、一方電極８３０は導電電極または領
域１６４を含む。
電極１３１．１３２および１３３はドープされたポリシ
リコンゲート型電極として機能し、そのそれぞれの下方
チャンネル領域にかかるＮｆｔＦンネルを形成する。第
１図に示されたＮチャンネル電力ＭＯＳ素子２０につい
て、第２図に示された等価な素子はゲート電極１３１．
１３２および１３３．２組のＮ＋ソース領域１１５ｂ、
１１５ｃおよび１１５ｅ１１１５ｆ、Ｐチャンネル領域
１１５ａ１１１５ｄ、Ｎ−領域１１５およびＮ１領域１
１１と１１１ａからなるＮ型ドレイン領域力＼うなり、
Ｎ型ドレイン領域への電気的接触は電極１６１およびＮ
＋領域１１１ａと１１１によって提供され；この素子の
Ｎ＋ソース領域への電気的接触は短絡の電気的接触電極
１６０によって提供される。
同様に、第１図のＮチャンネル電力ＭＯＳ素子１０は第
２図では、ゲート電極１３５．１３６および１３７．２
組のＮ４ソース領域１１６ｂ、１１６ｃと１１６８，１
１６ｆ、Ｐチャンネル領域１１６ａおよび１１６ｄ、Ｎ
−領域１１６とＮ４領域１１２および１１２ａからなる
Ｎ型ドレイン領域からなるとして示され、Ｎ型ドレイン
領域への電気的接触は電極１６２およびＮ１領域１１２
ａと１１２によって提供され；この素子のＮ４ソース領
域への電気的接触は短絡の電気的接触電極１６１によっ
て提供される。Ｎ４領域１１２ａと下にあるＮ＋領域１
１２はＮチャンネル電力ＭＯＳ素子１０および４０に共
通であることは、この集積ブリッジ回路および構造の重
要な特徴および利点として注目すべきである。したがっ
て、Ｎチャンネル電力ＭＯＳ素子１０および４０のＮ型
ドレイン領域は共通であり、かつ電極１６２はＮチャン
ネル電力ＭＯＳ素子１０および４０の共通のドレイン領
域への共通の電気的接触電極である。
同様に、Ｎ９−ヤンネル電力ＭＯＳ素子１０および２０
について上述された様々な電極および領域は、参照符号
を除いては、Ｎチャンネル電力ＭＯＳ素子３０および４
０の様々な電極および領域と同様である。
それぞれにＮチャンネル電力ＭＯＳ素子１０．２０．３
０および４０のソースおよびドレイン領域に結合された
４つのダイオード１１．１２．１３および１４（第１図
に示されている）について、これらのダイオード素子は
Ｐ領域（１１５ａ、１１５ｄ）、（１１６ａ、１１．６
ｄ）、（１１６り、１１６ｊ）、（１１７ａ　、　１１
７ｄ　）ＧＣＪ：＊ｒ（４つのダイオードの各々のため
の共通の陽極として）形成され、各Ｎチャンネル電力Ｍ
ＯＳ素子１０．２０．３０および４０のためのそれぞれ
のＮ型ドレイン領域（１１５）、＜１１６）、（１１７
）は４つのダイオードの各々の陰極を提供する。Ｐ領域
１１０はそこに電気的接触（示されていない）を有し、
このＰ領域に接触する手段を提供する。
再び第１図を参照すると、Ｎチャンネル電力ＭＯＳトラ
ンジスタのいくつかの電極は一緒に結合されてこの発明
の集積ブリッジ回′路を形成する。
第１図を第２図と比較すると、トランジスタ２０のドレ
イン電極Ｄ２０がトランジスタ１０のソース電極Ｓ１０
に結合され、この結合は第２図の集！！回路の実現にお
いてＩＩ電領領域１６１よってなし遂げられていること
がわかる。同様に、集積ブリッジ回路ではトランジスタ
１０のドレイン電極Ｄ１０はトランジスタ４０のドレイ
ン電極０４０に結合され、この結合は第２図の集積の実
現においては共通のＮ４領域１１２ａ　、共通のＮ＋領
域１１２、および関連のＮ−ドレイン領域への導電領域
１６２によってなし遂げられている。集積ブリッジ回路
ではトランジスタ４０のソース電極Ｓ４０はトランジス
タ３０のドレイン電極Ｄ３０に結合され、この結合は集
積の実現においては専電要Ｉ１１６３によってなし遂げ
られている。したがって、回路図で示されたように結合
された様々な電極要素を利用することによって、集積回
路の実現は半導体サブストレート内のスペースの必要性
を低減し、それによって増加され□た四路速度を低減さ
れた価格でもたらすことが明らかである。
第１図において要素１１．１２．１３および１４として
示されたダイオードの機能は、（たとえば誘電回路のた
めの）ドレインに負の電圧が印加されたときにいつでも
素子に逆電流を伝専゛スることである。
Ｎチャンネル電力ＭＯＳ素子２０のための８２０と、Ｎ
チャンネル電力ＭＯＳ素子３０のための８３０の共通の
ソース接続は、（第２図には示されていないが第１図に
示された）電極１６０および１６４を一緒に電気的に接
続することによって実現される。
上述の説明は好ましい実施例の動作を例示するために含
まれたものであって、発明の範囲を制限することを意図
したものではない。発明の範囲は上述の特許請求の範囲
によってのみ限定される。
以上の議論から、当業者には請求された発明の範囲と精
神に含まれる多くの変更が明らか゛であろう。
たとえば、もし所望されるならば、この発明の集積ブリ
ッジ回路はＰチャンネル電力ＭＯＳ素子で実現されるこ
ともでき、この場合：第２図で示された様々な半導体領
域は第２図に示されたものとは逆の形式の導□電性であ
る。
【図面の簡単な説明】
第１図は、好ましくはＮチャンネル、電力金属−酸化物
一半導体（ＭＯＳ）技術で実現されたこの発明の゛集積
ブリッジ回路の略図解である。 第２図は様々なＰおよびＮ型の半導体領域と、　−弾性
的に導通しかつ絶縁する表面層または領域を示す、Ｎチ
ャンネル電力金属−酸化物一半導体（ＭＯＳ）技術にお
いて第１図の集積プリ゛ツジ回路を実現した、半導体サ
ブストレートの一部の断−図である。 図において、１０．２０．３０．４０はそれぞれ第１．
第２．第３．第４の電力ＭＯＳトランジスタ、１１．１
２．１３．１４はそれぞれ第１゜第２．第３および第４
のダイオード、１００は半導体サブストレート、１１５
ｂ　、　１１５ｃ　、　１１′５ｅ、１１５ｆ、１１６
ｂ、１１６ｃ、１１６ｅ。 １１６ｆ、１１６ｉＪ、１１６ｉ　、１１６に、１’１
６１．１１７ｂ、１１７ｃ、１１７ｅ、１１７ｆはソー
ス領域、１１５，１１６，１１７，１１１゜１１１ａ、
１１２．１１２ａ、１１３’、１１３ａはドレイン領域
、Ｇ１０．Ｇ２０．Ｇ３０．Ｇ４０はゲート電極、８１
０，８２０，８３０．８４０はソース電極、０１０．Ｄ
２０．Ｄ３０，０４０はドレイン電極である。 特許出″願人　エツセ・ジ・エツセ・ ミクロエレット口二一カ・ エッセ・ビφア

Claims (7)

    【特許請求の範囲】
  1. （１）半導体サブストレート（１００）と；前記半導体
    サブストレート内に位置づけられ、かつソース領域（１
    １６ｂ、１１６ｃ、１１６ｅ、１１６ｆ）、ドレイン領
    域（１１６、１１２、１１２ａ）、およびゲート電極（
    Ｇ１０、１３５−１３７）を有する第１の電力ＭＯＳト
    ランジスタ（１０）と； 前記半導体サブストレート（１００）内に位置づけられ
    、かつソース領域（１１５ｂ、１１５ｃ、１１５ｅ、１
    １５ｆ）、ドレイン領域（１１５、１１１、１１１ａ）
    およびゲート電極（Ｇ２０、１３１−１３３）、を有す
    る第２の電力ＭＯＳトランジスタ（２０）であつて、前
    記第２の電力ＭＯＳトランジスタ（２０）のドレイン電
    極（１６１、Ｄ２０）が前記第１の電力ＭＯＳトランジ
    スタ（１０）のソース電極（Ｓ１０）に結合されている
    ものと； 前記半導体サブストレート（１００）内に位置づけられ
    、かつソース領域（１１７ｂ、１１７ｃ、１１７ｅ、１
    １７ｆ）、ドレイン領域（１１７、１１３、１１３ａ）
    およびゲート電極（Ｇ３０、１４２−１４４）を有する
    第３の電力ＭＯＳトランジスタ（３０）であつて、前記
    第３の電力ＭＯＳトランジスタ（３０）のソース電極（
    Ｓ３０、１６４）が前記第２の電力ＭＯＳトランジスタ
    （２０）のソース電極（Ｓ２０、１６０）に結合されて
    いるものと； 前記半導体サブストレート（１００）内に位置づけられ
    、かつソース領域（１１６ｇ、１１６ｉ、１１６ｋ、１
    １６ｌ）、ドレイン領域（１１６、１１２、１１２ａ）
    およびゲート電極（Ｇ４０）１３８−１４０）を有する
    第４の電力ＭＯＳトランジスタ（４０）であって、前記
    第４の電力ＭＯＳトランジスタ（４０）のソース電極（
    Ｓ４０、１６３）が前記第３の電力ＭＯＳトランジスタ
    （３０）のドレイン電極（Ｄ３０）に結合され、かつ前
    記第４の電力ＭＯＳトランジスタ（４０）のドレイン１
    極（Ｄ４０、１６２）が前記第１の電力ＭＯＳトランジ
    スタ（１０）のドレイン電極（Ｄ１０）に結合されてい
    るものと；および前記半導体サブストレート（１００）
    内に位置づけられた第１、第２、第３および第４のダイ
    オード（１１−１４）であつて、前記第１のダイオード
    （１１）が前記第１の電力ＭＯＳトランジスタ（１０）
    のソース（１１６ｂ、１１６ｃ、１１６ｅ、１１６ｆ）
    とドレイン（１１６、１１２、１１２ａ）領域間に結合
    されており、前記第２のダイオード（１２）が前記第２
    の電力ＭＯＳトランジスタ（２０）のソース（１１５ｂ
    、１１５ｃ、１１５ｅ、１１５ｆ）とドレイン（１１５
    、１１１、１１１ａ）領域間に結合され、前記第３のダ
    イオード（１３）が前記第３の電力ＭＯＳトランジスタ
    （３０）のソース（１１７ｂ、１１７ｃ、１１７ｅ、１
    １７ｆ）とドレイン（１１７、１１３、１１３ａ）領域
    間に結合され、前記第４のダイオード（１４）が前記第
    ４の電力ＭＯＳトランジスタ（４０）のソース（１１６
    ｇ、１１６ｉ、１１６ｋ、１１６ｌ）とドレイン（１１
    ６、１１２、１１２ａ）領域間に結合されているものと
    を特徴とする、集積電力ＭＯＳブリッジ回路。
  2. （２）前記第１、第２、第３および第４の電力ＭＯＳト
    ランジスタ（１０、２０、３０、４０）の各々がＮチャ
    ンネル電力ＭＯＳトランジスタであることを特徴とする
    、特許請求の範囲第１項に記載の集積ブリッジ回路。
  3. （３）前記第２および前記第３の電力ＭＯＳトランジス
    タ（２０、３０）が前記半導体サブストレート（１００
    ）内で分離されたＰＮ接合であることを特徴とする、特
    許請求の範囲第１項に記載の集積ブリッジ回路。
  4. （４）前記第１の（１０）および前記第４の（４０）電
    力ＭＯＳトランジスタが、前記半導体サブストレート（
    １００）内で前記第３および前記第２の電力ＭＯＳトラ
    ンジスタ（３０、２０）から分離されたＰＮ接合である
    、共通のドレイン領域（１１６、１１２、１１２ａ）を
    有することを特徴とする、特許請求の範囲第１項に記載
    の集積ブリッジ回路。
  5. （５）前記第１、第２、第３および第４のダイオード（
    １１−１４）がＰＮダイオード素子であって、各々が前
    記半導体サブストレート（１００）内に前記ＰＮダイオ
    ード素子のＰおよびＮ領域の一方として領域（１１５ａ
    、１１５ｄ；１１６ａ、１１６ｄ；１１６ｇ、１１６ｊ
    ；１１７ａ、１１７ｄ）を含み、かつ前記第１、第２、
    第３および第４の電力ＭＯＳトランジスタ（１０、２０
    、３０、４０）のドレイン領域（１１５、１１６、１１
    ７）が前記ＰＮダイオード素子のＰおよびＮ領域の前記
    一方に対する他方であることを特徴とする、特許請求の
    範囲第１項に記載の集積ブリッジ回路。
  6. （６）前記半導体サブストレートの前記領域がＰ領域で
    あり、かつ前記第１、第２、第３および第４の電力ＭＯ
    Ｓ素子の前記ドレイン領域の各々がＮ領域であることを
    特徴とする、特許請求の範囲第５項に記載の集積ブリッ
    ジ回路。
  7. （７）電力ＭＯＳ技術において実現される改良された集
    積ブリッジ回路を製作する方法であつて： 半導体サブストレートを準備する段階と； 前記半導体サブストレート内にソース領域、ドレイン領
    域およびゲート電極を有する第１の電力ＭＯＳトランジ
    スタを形成する段階と； 前記半導体サブストレート内にソース領域、ドレイン領
    域およびゲート電極を有する第２の電力ＭＯＳトランジ
    スタを形成する段階を含み、前記第２の電力ＭＯＳトラ
    ンジスタのドレイン電極が前記第１の電力ＭＯＳトラン
    ジスタのソース電極に結合され；さらに 前記半導体サブストレート内にソース領域、ドレイン領
    域およびゲート電極を有する第３の電力ＭＯＳトランジ
    スタを形成する段階を含み、前記第３の電力ＭＯＳトラ
    ンジスタのソース電極が前記第２の電力ＭＯＳトランジ
    スタのソース電極に結合され；さらに 前記半導体サブストレート内にソース領域、ドレイン領
    域およびゲート電極を有する第４の電力ＭＯＳトランジ
    スタを形成する段階を含み、前記第４の電力ＭＯＳトラ
    ンジスタのソース電極が前記第３の電力ＭＯＳトランジ
    スタのドレイン電極に結合され、かつ前記第４の電力Ｍ
    ＯＳトランジスタのドレイン電極が前記第１の電力ＭＯ
    Ｓトランジスタのドレイン電極に結合され；および前記
    半導体サブストレート内に第１、第２、第３および第４
    のダイオードを形成する段階を含み、前記第１のダイオ
    ードが前記第１の電力ＭＯＳトランジスタのソースとド
    レイン領域間に結合され、前記第２のダイオードが前記
    第２の電力ＭＯＳトランジスタのソースとドレイン領域
    間に結合され、前記第３のダイオードが前記第３の電力
    ＭＯＳトランジスタのソースとドレイン領域間に結合さ
    れ、前記第４のダイオードが前記第４の電力ＭＯＳトラ
    ンジスタのソースとドレイン領域間に結合されている、
    方法。
JP60286853A 1984-12-18 1985-12-17 集積電力ｍｏｓブリツジ回路 Pending JPS61148881A (ja)

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