DE3544324A1 - Integrierte mos-leistungsbrueckenschaltung sowie verfahren zu deren herstellung - Google Patents

Integrierte mos-leistungsbrueckenschaltung sowie verfahren zu deren herstellung

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DE3544324A1 DE19853544324 DE3544324A DE3544324A1 DE 3544324 A1 DE3544324 A1 DE 3544324A1 DE 19853544324 DE19853544324 DE 19853544324 DE 3544324 A DE3544324 A DE 3544324A DE 3544324 A1 DE3544324 A1 DE 3544324A1
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Description

BESCHREIBUNG
Die Erfindung betrifft eine integrierte MOS-Leistungsbrückenschaltung, insbesondere in N Kanal-Technologie, sowie ein Verfahren zur Herstellung einer solchen Schaltung.
Brückenschaltungen verschiedener Arten wurden bisher in einer Vielzahl von verschiedenen elektronischen Anwendungsfällen benutzt. Die Brückenschaltung'der allgemeinen Art, auf die sich die vorliegende Erfindung bezieht, wird gelegentlich auch als H Brückenschaltung bezeichnet. Eine solche Schaltung ist für allgemeine schnelle Schaltvor- , ■ gänge geeignet, wie sie z.B. in Stromversorgungen, Tonfrequenzverstärkern und Steuerungen für Kleinmotoren vorkommen. Bisher wurden solche Brückenschaltungen mit vier diskreten Bipolar-Anordnungen aufgebaut, was den Nachteil hat, daß sich für viele Anwendungsfälle eine zu langsame Arbeitsgeschwindigkeit ergab.
Darüber hinaus ist vor kurzem vorgeschlagen worden, solche Brückenschaltungen mit vier diskreten MOS-Leistungsbauelementen aufzubauen, die auf einem einzigen isolierenden Substrat angeordnet sind. Die Herstellung solcher Brückenschaltungen unter Benutzung von diskreten MOS-Bauelemeten führt jedoch nicht zu einer effizienten Ausnutzung des verfügbaren Platzes auf einem Halbleiterchip, so daß sich der
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gleiche Nachteil ergibt wie bei der Verwendung von vier diskreten Bipolar-Bauelementen.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine verbesserte Brückenschaltung sowie ein verbessertes Verfahren zur Herstellung einer solchen Brückenschaltung vorzuschlagen, die mit integrierter MOS-Leistungstechnologie arbeitet, um die auf dem Halbleiterchip erforderliche Fläche zur Darstellung einer solchen Schaltung zu vermindern und um gleichzeitig die Arbeitsgeschwindigkeit der Schaltung zu erhöhen. Insbesondere soll eine Brückenschaltung in MOS-Leistungstec.hnologie vorgeschlagen werden, bei der alle Bauelemente in einem monolithischen Halbleiterchip integriert sind.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine integrierte MOS-Leistungsbrückenschaltung, die gekennzeichnet ist durch ein Halbleitersubstrat; einen ersten MOS-Leistungstransistor in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode; einen zweiten MOS-Leistungstransistor in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Sourceelektrode des ersten MOS-Leistungstransistors gekoppelt ist; einen dritten MOS-Leistungstransistor in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors
mit der Sourceelektrode des zweiten MOS-Leistungs~ transistors gekoppelt ist; einen vierten MOS-Leistungstransistor in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; eine erste, zweite, dritte und vierte Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungstransistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungstransistors geschaltet ist.
Ein vorteilhaftes Verfahren zur Herstellung der erfindungsgemäßen integrierten MOS-Leistungsbrückenschaltung in MOS-Leistungstechnologie ist gekennzeichnet durch folgende Verfahrensschritte:
Bereitstellen eines Halbleitersubstrates;
Bilden eines ersten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
Bilden eines zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Sourceelektrode des ersten MOS-Leistungstransistors gekoppelt ist;
Bilden eins dritten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit einer Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
Bilden eines vierten MOS-Leistungstransistors in dem Hableitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
Bilden einer ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungstransistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungstransistors geschaltet ist.
Weitere vorteilhafte Ausgestaltungen der Erfindung gehen aus den Unteransprüchen hervor. _ ·
Die Erfindung wird nachfolgend unter Bezug auf die beigefügten Zeichnungen beispielsweise näher erläutert.
Es zeigen:
Fig. 1 eine Schaltung der erfindungsgemäßen inte-, grierten Brückenschaltung gemäß der Erfindung, die vorzugsweise in N Kanal - MOS-Leistungstechnologie hergestellt ist, und*
Fig. 2 einen Schnitt durch einen Teil eines Halbleitersubstrats, der die verschiedenen P und N Halbleiterregionen zeigt sowie die elastisch ausgebildeten Leiter- und Isolationsschichten bzw. Bereiche, die die integrierte Brückenschaltung nach Fig. 1 in N Kanal-MOS-Leistungstechnologie darstellen.
In der Schaltung nach Fig. 1 sind, vorzugsweise in N Kanal-Technologie ausgebildete, MOS-Leistungstransistoren 10, 20, 30 und 40 gezeigt, die jeweils durch gestrichtelte Linien umrahmt sind. Eine Drainelektrode D1n des Transistors 10 ist mit einer Drainelektrode D.n des Transistors 40 verbunden. Diese beiden Drainelektroden sind an einen gemeinsamen Anschluß angeschlossen. Eine Sourceelektrode S^ des Transistors 10 ist mit einer Drainelektrode D30 des Transistors 20 verbunden. Beide Elektroden S.« und D2-
sind an einem gemeinsamen Anschluß angeschlossen. Eine Sourceelektrode S.fi des Transistors 40 ist mit einer Drainelektrode D^n des Transistors 30 verbunden. Beide Elektroden S.- und D-_ sind an einem gemeinsamen Anschluß angeschlossen. Eine Sourceelektrode S„n des Transistors 30 ist mit einer Sourceelektrode S„„ des Transistors verbunden, und die beiden Sourceelektroden sind wiederum mit einem gemeinsamen Anschluß verbunden. Zwischen die Sourceelektrode S1n und die Drainelektrode D1_ des Transistors
10 ist eine Diode 11 geschaltet, wobei die Anode der Diode
11 mit der Sourceelektrode S1Q und die Kathode mit der Drainelektrode D10 verbunden ist. Zwischen die Drainelektrode" D2 und die Sourc.eelektrode S2- des Transistors 20 ist eine Diode 12 geschaltet, wobei die Anode der Diode 12 mit der Sourceelektrode S„n und die Kathode mit der Drainelektrode D„n verbunden ist. Zwischen der Drainelektrode D30 und der Sourceelektrode S3- des Transistors 30 ist eine Diode 13 geschaltet, wobei die Anode der Diode 13 mit der Sourceelektrode S30 und die Kathode mit· der Drainelektrode D30 verbunden ist.- Schließlich ist zwischen der Drainelektrode D.- und der Sourceelektrode S4n des Transistors 40 eine Diode 14 geschaltet, wobei die Anode · der Diode 14 an die Sourceelektrode S40 und die Kathode mit der Drainelektrode D.- verbunden ist.
Nachfolgend soll die Schnittdarstellung nach Fig. 2 beschrieben werden.
Das Halbleitersubstrat 100 enthält eine P Region 110, r"' die sich zu einer ersten Oberfläche 105 des Substrates 100 erstreckt und P+ Regionen 110a, 110b, 110c und 110d bildet. Vorzugsweise beginnt die P Region 110 als P Substrat-Region vor dem Aufwachsen, vorzugsweise epitaxialem Aufwachsen einer N Region, wobei die P+ Regionen 110a, 110b, 110c und 110d (in versenkter Art) auf den äußeren Flächen sowohl der oberen als auch der unteren Fläche durch Diffusionstechnik aufgebracht werden. Die P+ Regionen 110a, 110b, 110c und 110d bilden zusammen mit der darunterliegenden Verbindungs-P Region 110 eine effektive Übergangsisolationsregion für die N Regionen, die sich innerhalb1der Grenzen der kombinierten P+ und P Isolationsregionen befinden. In dem Substrat 100 sind N+ Regionen 111, 112 und 113 eingebettet. Diese bilden die Drainregionen und werden vorzugsweise durch Diffusion oder Ionen-Implantation hergestellt. Die N+ Region 111 erstreckt sich zur ersten Oberfläche 105 des Substrates 100 durch eine N+ Region 111a in versenkter Bauart (sinker type). Die langgestreckte N Region 112 erstreckt sich zur Substratoberfläche 105 durch eine Region 112a in versenkter Bauart. Die N+ Region 113 erstreckt sich zur Substratoberfläche 105 durch die versenkte N+ Region 113a. Die N- Drainregionen 115, 116 und 117 mit niedriger Leitfähigkeit werden vorzugsweise durch epitaxiales Aufwachsen einer N- Region auf die P Isolationsregion 110 nach Bildung der N+ Regionen 111/ 112 und 113 in der P Region 110 hergestellt. Die N- Region 115 wird im allgemeinen zwischen der N+ Region 111 und der
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Substratoberfläche 105 angeordnet, während die N-Region 116 im allgemeinen zwischen der N+ Region 112 und der Substratoberfläche 105 angeordnet wird, während die N- Region 117 im allgemeinen zwischen der N+ Region 113 und der Substratoberfläche 105 liegt.
Die N+ Region 112a liegt vorzugsweise im mittleren Bereich der N- Region 116. In die N- .Region 115 sind, vorzugsweise durch Diffusionstechnik, P Kanalregionen 115a und 115d eingebettet, wobei Teile sich bis zur Substratoberfläche 105 erstrecken. In die P Kanalregion 115a sind, vorzugsweise durch Diffusionstechnik oder Iohen-Implantation, N+ Sourceregionen 115b und 115 c eingebettet, wobei sich Teile zur Substratoberfläche 105 erstrecken. In die P Region 115d sind, vorzugsweise durch Diffusion oder Ionen-Implantation, N+ Sourceregionen 115e und 115f eingebettet, wobei Teile sich.bis zur Substratoberfläche 105 erstrecken. In die N- Region 116 sind P Kanalregionen 116a, 116d, 116g und 116j vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und erstrecken sich zur Halbleiteroberfläche 105. In die P Kanalregionen 116a und 116d sind N+ Sourceregionen 116b und 116c bzw. N+ Sourceregionen 116f und 116e vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und erstrecken sich zur Halbleiteroberfläche 105. In die P Kanalregionen 116g und 116j sind N+ Sourceregionen 116i und 116h bzw. N+ Sourceregionen 1161 und 116k vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und
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weisen Teile auf, die sich zur Substratoberfläche 105 erstrecken.
In die N- Drainregion 117 sind P Kanalregionen 117a und 117d vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und weisen Teile auf, die sich bis zur Substratoberfläche 105 erstrecken. In die P Kanalregion 117a sind N+ Sourceregionen 117b und 117c vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und weisen Teile auf, die sich bis zur Substratoberfläche erstrecken. In die P Kanalregion 117d sind N+ Sourceregionen 117e und 117f vorzugsweise durch Diffusion oder Ionen-Implantation eingebettet und weisen Teile auf, die sich zur Halbleiteroberfläche 105 erstrecken.
Auf der Halbleiteroberfläche 105 ist eine Mehrzahl von Isolationsregionen bzw. -schichten 120 bis 129, 180 und 181 angeordnet (z.B. aus Siliziumdioxid etc.).
Eine erste Serie von elektrisch leitenden Elektroden oder Regionen 130 bis 145 ist eingebettet oder im Kontakt mit ihren entsprechenden Isolierschichten oder -regionen 120 bis 129, 180 und 181. Die elektrisch leitenden Regionen 130 und 131 sind in die Isolationsregion 120 eingebettet, und die elektrisch leitfähige Region 132 ist in die Isolationsregion 121 eingebettet, während die elektrisch leitfähige Region 133 in die Isolationsregion 122 eingebettet ist. Die elektrisch leitfähigen Regionen 134 und sind in die Isolationsregion 123, die elektrisch leitende
Region 136 in die Isolationsregion 124, die elektrisch leitende Region 137 in die Isolationsregion 125, die elektrisch leitende Region 138 in die Isolationsregion 126, die elektrisch leitende Region 139 in die Isolationsregion 127, die elektrisch leitenden Regionen 140 und 141 in die Isolationsregion 128, die elektrisch leitende Region 142 in die Isolationsregion 129, die elektrisch leitende Region 143 in die Isolationsregion 180 und die elektrisch leitenden Regionen 144 und 145 in die Isolationsregion 181 eingebettet. Vorzugsweise sind die elektrisch leitenden Regionen 130 bis 145 dotierte Polysiliziuntregionen.
Eine zweite Serie elektrisch leitender Regionen 160 bis 164 ist im allgemeinen über und/oder im Kontakt mit den Isolationsregionen 120 bis 131 angeordnet, und besteht vorzugsweise aus leitenden Metallregionen (d.h. Aluminium oder Aluminiumlegierungen) 160 bis 164, die sich an ausgewählten Positionen zur Substratoberfläche 105 erstrecken. Die elektrisch leitfähige Region 160 liegt neben den Isolationsregionen 120 bis 122 über der elektrisch leitenden Region 132 und stellt eine elektrische Brücke zwischen der P Kanalregion 115a und den zugeordneten N+ Sourceregionen 115b und 115c her; außerdem werden die P Kanalregion 115d und die zugeordneten N+ Sourceregionen 115e und 115f verbunden. Die elektrisch leitende Region 161 liegt neben der Isolationsregion 122 und den Isolationsregionen 123, 124 und 125 und steht in elektrischem Kontakt mit der N+ Region
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111a und verbindet außerdem elektrisch die P Kanalregion 116a und die zugeordneten N+ Sourceregionen 116b und 116c; außerdem verbindet sie elektrisch die P Kanalregion 116d und die zugeordneten N+ Sourceregionen 116e und 116f. Die elektrisch leitende Region 162 liegt neben den Isolationsregionen 125 und 126 und stellt eine elektrische Verbindung zur N+ Region 112a her, die elektrisch mit einem Teil der N+ Region 112 (dem Drainteil) in Verbindung steht. Die elektrisch leitende Region 163 liegt neben den Isolationsregionen 126, 127, 128 und 129 und sorgt für eine elektrische Verbindung zwischen der P Kanalregion 116g und den zugeordneten N+ Sourceregionen 116h und 116i. Die elektrisch leitende Region 163 stellt eine elektrische Verbindung zwischen der P Kanalregion 116j und den zugeordneten N+ Sourceregionen 116k und 1161 her, außerdem stellt sie eine Verbindung her zur N+ Region 113a, die in elektrischem Kontakt mit einem Teil der N+ Region 113 (dem Drainteil) steht. Die elektrisch leitende Region 164 liegt neben den Isolationsregionen 129, 180 und 181 und bildet eine elektrische Verbindung zwischen der P Kanalregion 117a und den zugeordneten N+ Sourceregionen 117b und 117c. Die elektrisch leitende Region 164 bildet außerdem eine elektrische Verbindung zwischen der P Kanalregion 117d und den zugeordneten N+ Sourceregionen 117d und 117e.
Die elektrisch leitende Region 130 ist über der P+ Isolationsregion 110 angeordnet und die elektrisch leitende Region 134 ist auf ähnliche Weise über der P+ Isolationsregion 110b angeordnet, während die elektrisch leitende
Region 141 über der P+ Isolationsregion 110c liegt und die elektrisch leitende Region 145 über der P+ Isolationsregion 110d angeordnet ist.
Ein Vergleich der Ausführungsform nach Fig. 2 mit der Schaltung nach Fig. 1 ergibt folgendes Bild: Die Elektrode G„_ entspricht den elektrisch leitenden Elektroden bzw. Regionen 131, 132 und 133, die elektrisch miteinander verbunden sind (siehe Fig. 2). Die Elektrode S_n entspricht der elektrisch leitenden Region 160, die elektrisch mit den N+ Sourceregionen 115b und 115c (und der zugeordneten P Kanalregion 115a) sowie mit den N+ Sourceregionen 115e und 115f (und der zugeordneten P Kanalregion 115d) verbunden ist. Die Elektrode 0On1115IO entspricht der elektrisch leitenden Region oder Elektrode 161. Die Elektrode G,Q entspricht den elektrisch leitenden Elektroden oder Regionen 135, 136 und 137. Die Elektrode D1n=D4n entspricht der elektrisch leitenden Elektrode oder Region 162. Die Elektrode G4n entspricht den elektrisch leitenden Elektroden oder Regionen 138, 139 und 140. Die Elektrode S4q=doq entspricht der elektrisch leitenden Elektrode oder Region 163. Die Elektrode G entspricht den elektrisch leitenden Elektroden oder Regionen 142, und 144, während die Elektrode S__ de: Elektrode oder Region 164 entspricht.
und 144, während die Elektrode S _ der elektrisch leitenden
Die Elektroden 131, 132 und 133 wirken als dotierte PoIysilizium-Gateelektroden und bilden einen N Kanal über den
entsprechenden darunterliegenden Kanalregionen. Für das N Kanal-MOS-Leistungsbauelement 20 nach .Fig. 1 wird die entsprechende Anordnung nach Fig. 2 durch folgende Teile gebildet:
Die Gateelektroden 131, 132 und 133, die beiden Sätze von N+ Sourceregionen 115b, 115c und 115e, 115f, die P Känalregionen 115a, 115d, die N Drainregionen, bestehend aus der N- Region 115 und den N+ Regionen 111 und 111a. Der elektrische Kontakt zu den N Drainregionen wird durch die Elektrode 161 und die N+ Regionen 111a und 111 hergestellt, während der elektrische Kontakt zu den N+ Sourceregionen dieser Anordnung durch die eine elektrische Verbindung herstellende Elektrode 160 gewährleistet ist.
Auf ähnliche Weise wird das N Kanal-MOS-Leistungsbauelement 10 der Fig. 1 durch folgende Teile der Fig. 2 gebildet: Die Gateelektrode 135, 136 und 137, die zwei Sätze von N+ Sourceregionen 116b, 116c und 116e, 116f, die P Kanalregionen 116a und 116d, die N Drainregionen, bestehend aus der N- Region 116 und den N+ Regionen 112 und 112a, wobei der elektrische Kontakt zu den N Drainregionen durch die Elektrode 162 und die N+ Regionen 112a und 112 hergestellt wird. Der elektrische Kontakt zu den N+ Sourceregionen dieser Anordnung wird durch die elektrisch verbindende Elektrode 161 hergestellt.
Es muß hervorgehoben werden, daß ein wichtiges Merkmal und ein Vorteil dieser integrierten Brückenschaltung darin
besteht, daß die N+ Region 112a und die darunterliegende N+ Region 112 für beide N Kanal-MOS-Leistungsbauelemente 10 und 40 gemeinsam sind. Auf diese Weise sind die N Drainregionen der N Kanal-MOS-Leistungsbauelemente 10 und 40 gemeinsam, und die Elektrode 162 ist eine gemeinsame elektrische Elektrode für die gemeinsamen Drainregionen der N Kanal-MOS-Leistungsbauelemente 10 und 40.
Die verschiedenen Elektroden und Regionen der beschriebenen N Kanal-MOS-Bauelemente 10 und 20 sind denen der N Kanal-
MOS-Bauelemente 3 0 und 4 0 ähnlich; es werden jedoch verschiedene Bezugszeichen verwendet.
Die vier Dioden 11, 12,-13 und 14 (siehe Fig. 1), die an die Source- und Drainregionen der N Kanal-MOS-Bauelemente 10, 20, 30 und 40 angeschlossen sind, werden durch die P Region 115a, I15d; 116a, I16d; 116g, 116j; 117a, 117d (als gemeinsame Anode für jede der vier Dioden) und die entsprechende N Drainregion 115, 116, 117 (die die Kathode jeder der vier Dioden darstellt) für jeden der N Kanal-MOS-Leistungsbauelemente 10, 20, 30 und 40 gebildet. An die P Region 110 ist ein elektrischer Kontakt angeschlossen (nicht gezeigt), um diese Region anschließen zu können.'
Wie Fig. 1 zeigt, sind verschiedene Elektroden der N Kanal-MOS-Leistungstransistören miteinander verbunden, um die integrierte Brückenschaltung gemäß der vorliegenden Erfindung
zu bilden. Aus einem Vergleich der Fig. 1 mit der Fig. 2 geht hervor, daß die Drainelektrode D20 des Transistors 20 mit der Sourceelektrode S10 des Transistors 10 verbunden ist und daß diese Verbindung in der Ausbildung der integrierten Schaltung nach Fig. 2 durch die elektrisch leitende Region 161 erfolgt. Auf ähnliche Weise ist die Drainelektrode D10 des Transistors 10 mit der Drainelektrode D._ des Transistors 40 verbunden, und diese Verbindung erfolgt in der räumlichen Anordnung nach Fig. 2 durch die elektrisch leitende Region 162, die an die gemeinsame N+ Region 112a, die gemeinsame N+ Region 112 und an die zugeordneten N- Drainregionen angeschlossen ist. Die Sourceelektrode S._ des Transistors 40 ist mit der Drainelektrode D^n des Transistors 3 0 verbunden, und zwar über die elektrisch leitende Verbindung 163. Hieraus geht hervor, daß durch Anwendung der verschiedenen Elektrodenelemente in der Kopplung nach dem gezeigten Schaltbild die integrierte Schaltung wesentlich weniger Raum auf dem Halbleitersubstrat erfordert, was zu Kostenreduzierungen und zu einer höheren Arbeitsgeschwindigkeit führt.
Die Funktion der Dioden 11, 12, 13 und 14 in Fig. 1 besteht darin, Sperrströme von den Leistungsbauelementen abzuleiten, falls den Drainelektroden (z.B. bei Ansteuerung von induktiver Last) negative Spannungen zugeführt werden sollten.
Die gemeinsame Sourceverbindung S20 des N Kanal-MOS-Leistungselementes 20 und S^n für das N Kanal-MOS-Leistungselement
wird durch elektrisches Zusammenschalten der Elektroden 160 und 164 hergestellt (nicht in Fig. 2, aber in Fig. 1 gezeigt) .
Die vorstehende Beschreibung einer vorteilhaften Ausführungsform der Erfindung ist nur beispielsweise erfolgt, und es sind Abweichungen von der beschriebenen Ausführungsform möglich. So kann die integrierte Brückenschaltung gemäß der Erfindung auch mit P Kanal-MOS-Leistungsbauelementen aufgebaut werden; in diesem Fall müssen die verschiedenen Halbleiterregionen nach Fig. 2 von der entgegengesetzten Leitfähigkeitstype sein.

Claims (7)

  1. Strada Primosole 50, Catania, Italien
    Integrierte MOS-Leistungsbrückenschaltung sowie Verfahren zu deren Herstellung
    PATENTANSPRÜCHE
    IntegrierteMOS-Leistungsbrückenschaltung, gekennzeichnet durch
    ein Halbleitersubstrat (100);
    einen ersten MOS-Leistungstransistor (10) in dem Halbleitersubstrat mit einer Sourceregion (116b, 116c, 116e, 116f), einer Drainregion (116, 112, 112a) und einer 'Gateelektrode (G1Q, 135-137);
    einen zweiten MOS-Leistungstransistor (20) in dem Halbleitersubstrat (100) mit einer Sourceregion (115b, 115c, 115e, 115f), einer Drainregion (115, 111, 111a) und einer Gateelektrode (G20, 131-133), wobei eine Drainelektrode (161, D?n) des zweiten MOS-Leistungstransistors (20) mit einer Sourceelektrode (S1n) des esten MOS-Leistungstransisto (10) gekoppelt ist;
    JB/iml . f
    Martinistraße 24 Telefon Telecopierer Telex Datex-P
    D-28OO Bremen 1 0421-328037 0421-3268 34 244020 fepatd 44421040311 **
    COPY
    354A32A
    einen dritten MOS-Leistungstransistor (30) in dem Halbleitersubstrat (100) mit einer Sourceregion (117b, 117c, 117e, 117f), einer Drainregion (117, 113, 113a) und einer Gateelektrode (G30, 142-144), wobei eine Sourceelektrode (S30, 164) des dritten MOS-Leistungstransistors (30) mit der Sourceelektrode (S30, 160) des zweiten MOS-Leistungstransistors (20) gekoppelt ist;
    einen vierten MOS-Leistungstransistor (40) in dem Halbleitersubstrat (100) mit einer Sourceregion (116g, 116i, 116k, 1161), einer Drainregion (116,' 112,-112a) und einer Gateelektrode (G40, 138-140),.wobei eine Sourceelektrode (S40, 163) des vierten MOS-Leistungstransistors (40) mit einer Drainelektrode (D30) des dritten MOS-Leistungs-' transistors (30) und eine Drainelektrode (D40* 162) des vierten MOS-Leistungstransistors (40) mit einer Drainelektrode (D10) des ersten MOS-Leistungstransistors (10) gekoppelt ist;
    eine erste, zweite, dritte und vierte Diode (11-14) in dem Halbleitersubstrat (100), wovon die erste Diode (11) zwischen die Source- (116b, 116c, 116e, 116f) und Drainregionen (116, 112, 112a) des ersten MOS-Leistungstransistors (10), die zweite Diode (12) zwischen die Source- (115b, 115c, 115e, 115f) und Drainregionen (115, 111, 111a) des zweiten MOS-Leistungstransistors (20), die dritte Diode
    COPY
    (13) zwischen die Source- (117b, 117c, 117e, 117f) und Drainregionen (117, 113, 113a) des dritten MOS-Leistungstransistors (30) und die vierte Diode (14) zwischen die Source- (116g, 116i, 116k, 1161) und Drainregionen (116, 112, 112a) des vierten MOS-Leistungstransistorε geschaltet ist.
  2. 2. Integrierte Brückenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der ersten, zweiten, dritten und vierten MOS-Leistungstransistören (10, 20, 30, 40) ein N Kanal-MOS-Leistungstransistor ist.
  3. 3. Integrierte Brückenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite und der dritte MOS-Leistungstransistor (20, 30) durch PN-Übergänge in dem Halbleitersubstrat (100) isoliert sind.
  4. 4. Integrierte Brückenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und dritte MOS-Leistungstransistor (10, 3 0) eine gemeinsame Drainregion (116, 112, 112a) aufweisen, die durch PN Übergänge in dem Halbleitersubstrat (100) von dem dritten und zweiten MOS-Leistungstransistor (30, 20) isoliert ist.
  5. 5. Integrierte Brückenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Diode (11-14) PN Elemente mit je einer Region (115a, 115d; 116a, 116d; 116g, 116j; 117a, 117d) in dem Halbleitersubstrat (100) als die eine P und eine N Region
    '"des PN Elementes sind; und daß die Drainregion (115, 116, 117)
    COPY
    354Λ324
    des ersten, zweiten, dritten und vierten MOS-Leistungstransistors (10, 20, 30, 40) die andere Region der P und N Regionen des PN Diodenelementes bilden.
  6. 6. Integrierte Brückenschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die betreffende Region in dem Halbleitersubstrat eine P Region und jede der Drainregionen des ersten, zweiten, dritten und vierten MOS-Leistungstransistors eine N Region ist.
  7. 7. Verfahren zum Herstellen einer integrierten Brückenschaltung in MOS-Technologie, insbesondere nach einem oder mehreren der vorstehenden Ansprüche, gekennzeichnet durch folgende Verfahrensschritte: Bereitstellen eines Halbleitersubstrates; Bilden eines ersten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
    Bilden eines zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Sourceelektrode des ersten MOS-Leistungstransistors gekoppelt ist;
    Bilden eins dritten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten
    MOS-Leistungstransistors mit einer Sourceelektrode des
    zweiten MOS-Leistungstransistors gekoppelt ist;
    Bilden eines vierten MOS-Leistungstransistors in dem
    Hableitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
    Bilden einer ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungstransistors, die zweite Diode zwischen die Source- und
    Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode
    zwischen die Source- und Drainregionen des vierten MOS-Leistungstransistors geschaltet ist.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19946167A1 (de) * 1999-09-27 2001-04-12 Infineon Technologies Ag Integrierte Halbbrückenschaltung
US7632712B2 (en) 2007-07-06 2009-12-15 Infineon Technologies Ag Method of fabricating a power semiconductor module
DE102013108167B4 (de) 2012-08-03 2018-04-26 Infineon Technologies Dresden Gmbh Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114279B2 (ja) * 1988-01-06 1995-12-06 株式会社東芝 半導体装置
GB2224160A (en) * 1988-10-24 1990-04-25 Marconi Instruments Ltd Integrated semiconductor circuits
US5198688A (en) * 1989-03-06 1993-03-30 Fuji Electric Co., Ltd. Semiconductor device provided with a conductivity modulation MISFET
JPH02270367A (ja) * 1989-04-12 1990-11-05 Hitachi Ltd 半導体集積回路装置
JP3057757B2 (ja) * 1990-11-29 2000-07-04 日産自動車株式会社 トランジスタ
EP0544047B1 (de) * 1991-11-25 1998-02-18 STMicroelectronics S.r.l. Hochstrom-MOS-Transistor enthaltende integrierte Brückenstruktur mit optimierten Übertragungsleistungsverlusten
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
KR0127282B1 (ko) * 1992-05-18 1998-04-02 도요다 요시또시 반도체 장치
EP0587968B1 (de) * 1992-09-18 1996-01-03 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Monolithisch integrierte Brückenschaltung mit Transistoren und entsprechendes Herstellungsverfahren
EP0657995B1 (de) 1993-12-07 1999-10-13 STMicroelectronics S.r.l. Ausgangstufe mit Transistoren von unterschiedlichem Typ
JP2715941B2 (ja) * 1994-10-31 1998-02-18 日本電気株式会社 半導体装置の製造方法
US5665988A (en) * 1995-02-09 1997-09-09 Fuji Electric Co., Ltd. Conductivity-modulation semiconductor
DE69624493T2 (de) 1996-12-09 2003-06-26 St Microelectronics Srl Vorrichtung und Verfahren zur Unterdrückung von parasitären Effekten in einer integrierten Schaltung mit pn-Isolationszonen
US6246557B1 (en) * 1998-04-10 2001-06-12 Texas Instruments Incorporated Loss of ground protection for electronic relays
CN1723601A (zh) * 2002-12-10 2006-01-18 皇家飞利浦电子股份有限公司 集成的半桥功率电路
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
US7902608B2 (en) * 2009-05-28 2011-03-08 International Business Machines Corporation Integrated circuit device with deep trench isolation regions for all inter-well and intra-well isolation and with a shared contact to a junction between adjacent device diffusion regions and an underlying floating well section

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0052860A2 (de) * 1980-11-26 1982-06-02 Deutsche ITT Industries GmbH Monolithisch integrierte Gleichrichter-Brückenschaltung
DE3400973A1 (de) * 1984-01-13 1985-07-18 Philips Patentverwaltung Gmbh, 2000 Hamburg Monolithisch integrierte gleichrichterbrueckenschaltung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA980012A (en) * 1971-06-08 1975-12-16 Ncr Corporation Protective circuits
FR2143553B1 (de) * 1971-06-29 1974-05-31 Sescosem
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4288801A (en) * 1979-05-30 1981-09-08 Xerox Corporation Monolithic HVMOSFET active switch array
JPS57162359A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0052860A2 (de) * 1980-11-26 1982-06-02 Deutsche ITT Industries GmbH Monolithisch integrierte Gleichrichter-Brückenschaltung
DE3400973A1 (de) * 1984-01-13 1985-07-18 Philips Patentverwaltung Gmbh, 2000 Hamburg Monolithisch integrierte gleichrichterbrueckenschaltung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19946167A1 (de) * 1999-09-27 2001-04-12 Infineon Technologies Ag Integrierte Halbbrückenschaltung
DE19946167C2 (de) * 1999-09-27 2002-04-25 Infineon Technologies Ag Integrierte Halbbrückenschaltung
US7632712B2 (en) 2007-07-06 2009-12-15 Infineon Technologies Ag Method of fabricating a power semiconductor module
DE102013108167B4 (de) 2012-08-03 2018-04-26 Infineon Technologies Dresden Gmbh Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

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US4949142A (en) 1990-08-14
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NL193784B (nl) 2000-06-05
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GB2168534A (en) 1986-06-18
GB8530656D0 (en) 1986-01-22
FR2574992B1 (fr) 1989-12-08
IT8424126A0 (it) 1984-12-18

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