DE3544324C2 - Integrierte MOS-Leistungsbrückenschaltung sowie Verfahren zu deren Herstellung - Google Patents
Integrierte MOS-Leistungsbrückenschaltung sowie Verfahren zu deren HerstellungInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims description 51
- 239000004065 semiconductor Substances 0.000 claims description 42
- 238000005516 engineering process Methods 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
Die Erfindung betrifft eine integrierte MOS-Leistungs
brückenschaltung, insbesondere in N Kanal-Technologie,
sowie ein Verfahren zur Herstellung einer solchen Schaltung.
Brückenschaltungen verschiedener Arten wurden bisher in
einer Vielzahl von verschiedenen elektronischen Anwendungs
fällen benutzt. Die Brückenschaltung der allgemeinen Art,
auf die sich die vorliegende Erfindung bezieht, wird
gelegentlich auch als H Brückenschaltung bezeichnet. Eine
solche Schaltung ist für allgemeine schnelle Schaltvor
gänge geeignet, wie sie z. B. in Stromversorgungen, Ton
frequenzverstärkern und Steuerungen für Kleinmotoren vor
kommen. Bisher wurden solche Brückenschaltungen mit vier
diskreten Bipolar-Anordnungen aufgebaut, was den Nachteil
hat, daß sich für viele Anwendungsfälle eine zu langsame
Arbeitsgeschwindigkeit ergab.
Aus der nach dem Prioritätsdatum der vorliegenden Erfindung veröffentlich
ten Patentanmeldung DE-A-34 00 973 ist eine integrierte MOS-Leistungsbrücken
schaltung bekannt, die aufweist: ein Halbleitersubstrat; einen ersten
MOS-Leistungstransistor in dem Halbleitersubstrat mit einer Sourceregion,
einer Drainregion und einer Gateelektrode; einen zweiten MOS-Leistungstran
sistor in dem Halbleitersubstrat mit einer Sourceregion, einer Drainregion
und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Lei
stungstransistors mit einer Sourceelektrode des ersten MOS-Leistungstransi
stors gekoppelt ist; einen dritten MOS-Leistungstransistor in dem Halblei
tersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelek
trode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit
der Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
einen vierten MOS-Leistungstransistor in dem Halbleitersubstrat mit einer
Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sour
ceelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode
des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten
MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungs
transistors gekoppelt ist.
Aus der EP-A-0 052 860 ist eine monolithisch integrierte Gleichrichter-
Brückenschaltung bekannt, die zwei MOS-Transistoren aufweist.
Darüber hinaus ist vor kurzem vorgeschlagen worden, solche
Brückenschaltungen mit vier diskreten MOS-Leistungsbauelementen
aufzubauen, die auf einem einzigen isolierenden Substrat
angeordnet sind. Die Herstellung solcher Brückenschaltungen unter
Benutzung von diskreten MOS-Bauelementen führt jedoch nicht zu
einer effizienten Ausnutzung des verfügbaren Platzes auf einem
Halbleiterchip, so daß sich der
gleiche Nachteil ergibt wie bei der Verwendung von vier
diskreten Bipolar-Bauelementen.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine
verbesserte Brückenschaltung sowie ein verbessertes Ver
fahren zur Herstellung einer solchen Brückenschaltung
vorzuschlagen, die mit integrierter MOS-Leistungstechno
logie arbeitet, um die auf dem Halbleiterchip erforderliche
Fläche zur Darstellung einer solchen Schaltung zu vermindern
und um gleichzeitig die Arbeitsgeschwindigkeit der Schaltung
zu erhöhen. Insbesondere soll eine Brückenschaltung in
MOS-Leistungstechnologie vorgeschlagen werden, bei der
alle Bauelemente in einem monolithischen Halbleiterchip
integriert sind.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine
integrierte MOS-Leistungsbrückenschaltung, die
enthält: ein Halbleitersubstrat; einen ersten
MOS-Leistungstransistor in dem Halbleitersubstrat mit einer
Sourceregion, einer Drainregion und einer Gateelektrode;
einen zweiten MOS-Leistungstransistor in dem Halbleiter
substrat mit einer Sourceregion, einer Drainregion und einer
Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungs
transistors mit einer Sourceelektrode des ersten
MOS-Leistungstransistors gekoppelt ist; einen dritten
MOS-Leistungstransistor in dem Halbleitersubstrat mit einer
Sourceregion, einer Drainregion und einer Gateelektrode, wobei
eine Sourceelektrode des dritten MOS-Leistungstransistors
mit der Sourceelektrode des zweiten MOS-Leistungs
transistors gekoppelt ist; einen vierten MOS-Leistungs
transistor in dem Halbleitersubstrat mit einer Source
region, einer Drainregion und einer Gateelektrode, wobei
eine Sourceelektrode des vierten MOS-Leistungstransistors
mit einer Drainelektrode des dritten MOS-Leistungstransistors
und eine Drainelektrode des vierten MOS-Leistungstransistors
mit einer Drainelektrode des ersten MOS-Leistungstransistors
gekoppelt ist; eine erste, zweite, dritte und vierte Diode
in dem Halbleitersubstrat, wovon die erste Diode zwischen
die Source- und Drainregionen des ersten MOS-Leistungs
transistors, die zweite Diode zwischen die Source- und
Drainregionen des zweiten MOS-Leistungstransistors, die
dritte Diode zwischen die Source- und Drainregionen des
dritten MOS-Leistungstransistors und die vierte Diode
zwischen die Source- und Drainregionen des vierten MOS-Leistungs
transistors geschaltet ist.
Ein vorteilhaftes Verfahren zur Herstellung der erfindungs
gemäßen integrierten MOS-Leistungsbrückenschaltung in
MOS-Leistungstechnologie ist gekennzeichnet durch folgende
Verfahrensschritte:
Bilden des ersten MOS-Leistungstransistors in einem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
Bilden des zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Source elektrode des ersten MOS-Leistungstransistors gekoppelt ist;
Bilden des dritten MOS-Leistungstransistors in dem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit einer Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
Bilden des vierten MOS-Leistungstransistors in dem Hableitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drain elektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
Bilden der ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungs transistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungs transistors geschaltet ist.
Bilden des ersten MOS-Leistungstransistors in einem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
Bilden des zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Source elektrode des ersten MOS-Leistungstransistors gekoppelt ist;
Bilden des dritten MOS-Leistungstransistors in dem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit einer Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
Bilden des vierten MOS-Leistungstransistors in dem Hableitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drain elektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
Bilden der ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungs transistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungs transistors geschaltet ist.
Weitere vorteilhafte Ausgestaltungen der Erfindung
gehen aus den Unteransprüchen hervor.
Die Erfindung wird nachfolgend unter Bezug auf die bei
gefügten Zeichnungen beispielsweise näher erläutert.
Es zeigen:
Fig. 1 eine Schaltung der erfindungsgemäßen inte
grierten Brückenschaltung gemäß der Erfindung,
die vorzugsweise in N Kanal-MOS-Leistungs
technologie hergestellt ist, und
Fig. 2 einen Schnitt durch einen Teil eines Halbleiter
substrats, der die verschiedenen P und N Halb
leiterregionen zeigt sowie die elastisch ausge
bildeten Leiter- und Isolationsschichten bzw.
Bereiche, die die integrierte Brückenschaltung
nach Fig. 1 in N Kanal-MOS-Leistungstechnologie
darstellen.
In der Schaltung nach Fig. 1 sind, vorzugsweise in N Kanal-
Technologie ausgebildete, MOS-Leistungstransistoren 10,
20, 30 und 40 gezeigt, die jeweils durch gestrichtelte
Linien umrahmt sind. Eine Drainelektrode D₁₀ des Transistors
10 ist mit einer Drainelektrode D₄₀ des Transistors 40
verbunden. Diese beiden Drainelektroden sind an einen
gemeinsamen Anschluß angeschlossen. Eine Sourceelektrode
10 des Transistors 10 ist mit einer Drainelektrode D₂₀
des Transistors 20 verbunden. Beide Elektroden S₁₀ und D₂₀
sind an einem gemeinsamen Anschluß angeschlossen. Eine
Sourceelektrode S₄₀ des Transistors 40 ist mit einer
Drainelektrode D₃₀ des Transistors 30 verbunden. Beide
Elektroden S₄₀ und D₃₀ sind an einem gemeinsamen Anschluß
angeschlossen. Eine Sourceelektrode S₃₀ dem Transistors
30 ist mit einer Sourceelektrode S₂₀ des Transistors 20
verbunden, und die beiden Sourceelektroden sind wiederum
mit einem gemeinsamen Anschluß verbunden. Zwischen die
Sourceelektrode S₁₀ und die Drainelektrode D₁₀ des Transistors
10 ist eine Diode 11 geschaltet, wobei die Anode der Diode
11 mit der Sourceelektrode S₁₀ und die Kathode mit der
Drainelektrode D₁₀ verbunden ist. Zwischen die Drainelektrode
D₂₀ und die Sourceelektrode S₂₀ des Transistors 20 ist
eine Diode 12 geschaltet, wobei die Anode der Diode 12 mit
der Sourceelektrode S₂₀ und die Kathode mit der Drain
elektrode D₂₀ verbunden ist. Zwischen der Drainelektrode
D₃₀ und der Sourceelektrode S₃₀ des Transistors 30 ist
eine Diode 13 geschaltet, wobei die Anode der Diode 13 mit
der Sourceelektrode S₃₀ und die Kathode mit der Drain
elektrode D₃₀ verbunden ist. Schließlich ist zwischen der
Drainelektrode D₄₀ und der Sourceelektrode S₄₀ des
Transistors 40 eine Diode 14 geschaltet, wobei die Anode
der Diode 14 an die Sourceelektrode S₄₀ und die Kathode
mit der Drainelektrode D₄₀ verbunden ist.
Nachfolgend soll die Schnittdarstellung nach Fig. 2
beschrieben werden.
Das Halbleitersubstrat 100 enthält eine P Region 110,
die sich zu einer ersten Oberfläche 105 des Substrates
100 erstreckt und P+ Regionen 110a, 110b, 110c und 110d
bildet. Vorzugsweise beginnt die P Region 110 als P Substrat-
Region vor dem Aufwachsen, vorzugsweise epitaxialem Auf
wachsen einer N Region, wobei die P+ Regionen 110a, 110b,
110c und 110d (in versenkter Art) auf den äußeren Flächen
sowohl der oberen als auch der unteren Fläche durch
Diffusionstechnik aufgebracht werden. Die P+ Regionen
110a, 110b, 110c und 110d bilden zusammen mit der darunter
liegenden Verbindungs-P Region 110 eine effektive Übergangs-
Isolationsregion für die N Regionen, die sich innerhalb der
Grenzen der kombinierten P+ und P Isolationsregionen be
finden. In dem Substrat 100 sind N+ Regionen 111, 112 und
113 eingebettet. Diese bilden die Drainregionen und werden
vorzugsweise durch Diffusion oder Ionen-Implantation her
gestellt. Die N+ Region 111 erstreckt sich zur ersten
Oberfläche 105 des Substrates 100 durch eine N+ Region 111a
in versenkter Bauart (sinker type). Die langgestreckte
N Region 112 erstreckt sich zur Substratoberfläche 105
durch eine Region 112a in versenkter Bauart. Die N+ Region
113 erstreckt sich zur Substratoberfläche 105 durch die
versenkte N+ Region 113a. Die N- Drainregionen 115, 116
und 117 mit niedriger Leitfähigkeit werden vorzugsweise
durch epitaxiales Aufwachsen einer N- Region auf die
P Isolationsregion 110 nach Bildung der N+ Regionen 111,
112 und 113 in der P Region 110 hergestellt. Die N-Region
115 wird im allgemeinen zwischen der N+ Region 111 und der
Substratoberfläche 105 angeordnet, während die
N- Region 116 im allgemeinen zwischen der N+ Region 112
und der Substratoberfläche 105 angeordnet wird, während
die N- Region 117 im allgemeinen zwischen der N+ Region
113 und der Substratoberfläche 105 liegt.
Die N+ Region 112a liegt vorzugsweise im mittleren Be
reich der N- Region 116. In die N- Region 115 sind,
vorzugsweise durch Diffusionstechnik, P Kanalregionen
115a und 115d eingebettet, wobei Teile sich bis zur
Substratoberfläche 105 erstrecken. In die P Kanalregion
115a sind, vorzugsweise durch Diffusionstechnik oder
Ionen-Implantation, N+ Sourceregionen 115b und 115c einge
bettet, wobei sich Teile zur Substratoberfläche 105 er
strecken. In die P Region 115d sind, vorzugsweise durch
Diffusion oder Ionen-Implantation, N+ Sourceregionen
115e und 115f eingebettet, wobei Teile sich bis zur Substrat
oberfläche 105 erstrecken. In die N- Region 116 sind
P Kanalregionen 116a, 116d, 116g und 116j vorzugsweise
durch Diffusion oder Ionen-Implantation eingebettet und
erstrecken sich zur Halbleiteroberfläche 105. In die
P Kanalregionen 116a und 116d sind N+ Sourceregionen 116b
und 116c bzw. N+ Sourceregionen 116f und 116e vorzugsweise
durch Diffusion oder Ionen-Implantation eingebettet und
erstrecken sich zur Halbleiteroberfläche 105. In die
P Kanalregionen 116g und 116j sind N+ Sourceregionen 116i
und 116h bzw. N+ Sourceregionen 116l und 116k vorzugsweise
durch Diffusion oder Ionen-Implantation eingebettet und
weisen Teile auf, die sich zur Substratoberfläche 105
erstrecken.
In die N- Drainregion 117 sind P Kanalregionen 117a und
117d vorzugsweise durch Diffusion oder Ionen-Implantation
eingebettet und weisen Teile auf, die sich bis-zur
Substratoberfläche 105 erstrecken. In die P Kanalregion
117a sind N+ Sourceregionen 117b und 117c vorzugsweise
durch Diffusion oder Ionen-Implantation eingebettet und
weisen Teile auf, die sich bis zur Substratoberfläche 105
erstrecken. In die P Kanalregion 117d sind N+ Source
regionen 117e und 117f vorzugsweise durch Diffusion oder
Ionen-Implantation eingebettet und weisen Teile auf, die
sich zur Halbleiteroberfläche 105 erstrecken.
Auf der Halbleiteroberfläche 105 ist eine Mehrzahl von
Isolationsregionen bzw. -schichten 120 bis 129, 180 und
181 angeordnet (z. B. aus Siliziumdioxid etc.).
Eine erste Serie von elektrisch leitenden Elektroden oder
Regionen 130 bis 145 ist eingebettet oder im Kontakt mit
ihren entsprechenden Isolierschichten oder -regionen 120
bis 129, 180 und 181. Die elektrisch leitenden Regionen
130 und 131 sind in die Isolationsregion 120 eingebettet,
und die elektrisch leitfähige Region 132 ist in die
Isolationsregion 121 eingebettet, während die elektrisch
leitfähige Region 133 in die Isolationsregion 122 einge
bettet ist. Die elektrisch leitfähigen Regionen 134 und 135
sind in die Isolationsregion 123, die elektrisch leitende
Region 136 in die Isolationsregion 124, die elektrisch
leitende Region 137 in die Isolationsregion 125, die
elektrisch leitende Region 138 in die Isolationsregion
126, die elektrisch leitende Region 139 in die Isolations
region 127, die elektrisch leitenden Regionen 140 und
141 in die Isolationsregion 128, die elektrisch leitende
Region 142 in die Isolationsregion 129, die elektrisch
leitende Region 143 in die Isolationsregion 180 und die
elektrisch leitenden Regionen 144 und 145 in die Isola
tionsregion 181 eingebettet. Vorzugsweise sind die
elektrisch leitenden Regionen 130 bis 145 dotierte
Polysiliziumregionen.
Eine zweite Serie elektrisch leitender Regionen 160 bis
164 ist im allgemeinen über und/oder im Kontakt mit den
Isolationsregionen 120 bis 131 angeordnet, und besteht
vorzugsweise aus leitenden Metallregionen (d. h. Aluminium
oder Aluminiumlegierungen) 160 bis 164, die sich an aus
gewählten Positionen zur Substratoberfläche 105 erstrecken.
Die elektrisch leitfähige Region 160 liegt neben den
Isolationsregionen 120 bis 122 über der elektrisch leitenden
Region 132 und stellt eine elektrische Brücke zwischen der
P Kanalregion 115a und den zugeordneten N+ Sourceregionen
115b und 115c her; außerdem werden die P Kanalregion 115d
und die zugeordneten N+ Sourceregionen 115e und 115f ver
bunden. Die elektrisch leitende Region 161 liegt neben der
Isolationsregion 122 und den Isolationsregionen 123, 124
und 125 und steht in elektrischem Kontakt mit der N+ Region 111a
und verbindet außerdem elektrisch die P Kanalregion
116a und die zugeordneten N+ Sourceregionen 116b und 116c;
außerdem verbindet sie elektrisch die P Kanalregion 116d
und die zugeordneten N+ Sourceregionen 116e und 116f.
Die elektrisch leitende Region 162 liegt neben den Isola
tionsregionen 125 und 126 und stellt eine elektrische
Verbindung zur N+ Region 112a her, die elektrisch mit
einem Teil der N+ Region 112 (dem Drainteil) in Verbindung
steht. Die elektrisch leitende Region 163 liegt neben
den Isolationsregionen 126, 127, 128 und 129 und sorgt
für eine elektrische Verbindung zwischen der P Kanalregion
116g und den zugeordneten N+ Sourceregionen 116h und 116i.
Die elektrisch leitende Region 163 stellt eine elektrische
Verbindung zwischen der P Kanalregion 116j und den zuge
ordneten N+ Sourceregionen 116k und 1161 her, außerdem
stellt sie eine Verbindung her zur N+ Region 113a, die
in elektrischem Kontakt mit einem Teil der N+ Region 113
(dem Drainteil) steht. Die elektrisch leitende Region 164
liegt neben den Isolationsregionen 129, 180 und 181 und
bildet eine elektrische Verbindung zwischen der P Kanal
region 117a und den zugeordneten N+ Sourceregionen 117b
und 117c. Die elektrisch leitende Region 164 bildet außerdem
eine elektrische Verbindung zwischen der P Kanalregion
117d und den zugeordneten N+ Sourceregionen 117d und 117e.
Die elektrisch leitende Region 130 ist über der P+ Isola
tionsregion 110 angeordnet und die elektrisch leitende
Region 134 ist auf ähnliche Weise über der P+ Isolations
region 110b angeordnet, während die elektrisch leitende
Region 141 über der P+ Isolationsregion 110c liegt und
die elektrisch leitende Region 145 über der P+ Isolations
region 110d angeordnet ist.
Ein Vergleich der Ausführungsform nach Fig. 2 mit der
Schaltung nach Fig. 1 ergibt folgendes Bild:
Die Elektrode G₂₀ entspricht den elektrisch leitenden Elektroden bzw. Regionen 131, 132 und 133, die elektrisch miteinander verbunden sind (siehe Fig. 2). Die Elektrode S₂₀ entspricht der elektrisch leitenden Region 160, die elektrisch mit den N+ Sourceregionen 115b und 115c (und der zugeordneten P Kanalregion 115a) sowie mit den N+ Sourceregionen 115e und 115f (und der zugeordneten P Kanalregion 115d) verbunden ist. Die Elektrode D₂₀=S₁₀ entspricht der elektrisch leitenden Region oder Elektrode 161. Die Elektrode G₁₀ entspricht den elektrisch leitenden Elektroden oder Regionen 135, 136 und 137. Die Elektrode D₁₀=D₄₀ entspricht der elektrisch leitenden Elektrode oder Region 162. Die Elektrode G₄₀ entspricht den elektrisch leitenden Elektroden oder Regionen 138, 139 und 140. Die Elektrode S₄₀=D₃₀ entspricht der elektrisch leitenden Elektrode oder Region 163. Die Elektrode G₃₀ entspricht den elektrisch leitenden Elektroden oder Regionen 142, 143 und 144, während die Elektrode S₃₀ der elektrisch leitenden Elektrode oder Region 164 entspricht.
Die Elektrode G₂₀ entspricht den elektrisch leitenden Elektroden bzw. Regionen 131, 132 und 133, die elektrisch miteinander verbunden sind (siehe Fig. 2). Die Elektrode S₂₀ entspricht der elektrisch leitenden Region 160, die elektrisch mit den N+ Sourceregionen 115b und 115c (und der zugeordneten P Kanalregion 115a) sowie mit den N+ Sourceregionen 115e und 115f (und der zugeordneten P Kanalregion 115d) verbunden ist. Die Elektrode D₂₀=S₁₀ entspricht der elektrisch leitenden Region oder Elektrode 161. Die Elektrode G₁₀ entspricht den elektrisch leitenden Elektroden oder Regionen 135, 136 und 137. Die Elektrode D₁₀=D₄₀ entspricht der elektrisch leitenden Elektrode oder Region 162. Die Elektrode G₄₀ entspricht den elektrisch leitenden Elektroden oder Regionen 138, 139 und 140. Die Elektrode S₄₀=D₃₀ entspricht der elektrisch leitenden Elektrode oder Region 163. Die Elektrode G₃₀ entspricht den elektrisch leitenden Elektroden oder Regionen 142, 143 und 144, während die Elektrode S₃₀ der elektrisch leitenden Elektrode oder Region 164 entspricht.
Die Elektroden 131, 132 und 133 wirken als dotierte Poly
silizium-Gateelektroden und bilden einen N Kanal über den
entsprechenden darunterliegenden Kanalregionen. Für das
N Kanal-MOS-Leistungsbauelement 20 nach Fig. 1 wird die
entsprechende Anordnung nach Fig. 2 durch folgende Teile
gebildet:
Die Gateelektroden 131, 132 und 133, die beiden Sätze von N+ Sourceregionen 115b, 115c und 115e, 115f, die P Kanalregionen 115a, 115d, die N Drainregionen, bestehend aus der N- Region 115 und den N+ Regionen 111 und 111a. Der elektrische Kontakt zu den N Drainregionen wird durch die Elektrode 161 und die N+ Regionen 111a und 111 herge stellt, während der elektrische Kontakt zu den N+ Source regionen dieser Anordnung durch die eine elektrische Ver bindung herstellende Elektrode 160 gewährleistet ist.
Die Gateelektroden 131, 132 und 133, die beiden Sätze von N+ Sourceregionen 115b, 115c und 115e, 115f, die P Kanalregionen 115a, 115d, die N Drainregionen, bestehend aus der N- Region 115 und den N+ Regionen 111 und 111a. Der elektrische Kontakt zu den N Drainregionen wird durch die Elektrode 161 und die N+ Regionen 111a und 111 herge stellt, während der elektrische Kontakt zu den N+ Source regionen dieser Anordnung durch die eine elektrische Ver bindung herstellende Elektrode 160 gewährleistet ist.
Auf ähnliche Weise wird das N Kanal-MOS-Leistungsbauelement
10 der Fig. 1 durch folgende Teile der Fig. 2 gebildet:
Die Gateelektrode 135, 136 und 137, die zwei Sätze von
N+ Sourceregionen 116b, 116c und 116e, 116f, die P Kanal
regionen 116a und 116d, die N Drainregionen, bestehend aus
der N- Region 116 und den N+ Regionen 112 und 112a, wobei
der elektrische Kontakt zu den N Drainregionen durch die
Elektrode 162 und die N+ Regionen 112a und 112 hergestellt
wird. Der elektrische Kontakt zu den N+ Sourceregionen
dieser Anordnung wird durch die elektrisch verbindende
Elektrode 161 hergestellt.
Es muß hervorgehoben werden, daß ein wichtiges Merkmal
und ein Vorteil dieser integrierten Brückenschaltung darin
besteht, daß die N+ Region 112a und die darunterliegende
N+ Region 112 für beide N Kanal-MOS-Leistungsbauelemente
10 und 40 gemeinsam sind. Auf diese Weise sind die N
Drainregionen der N Kanal-MOS-Leistungsbauelemente 10
und 40 gemeinsam, und die Elektrode 162 ist eine gemeinsame
elektrische Elektrode für die gemeinsamen Drainregionen
der N Kanal-MOS-Leistungsbauelemente 10 und 40.
Die verschiedenen Elektroden und Regionen der beschriebenen
N Kanal-MOS-Bauelemente 10 und 20 sind denen der N Kanal-
MOS-Bauelemente 30 und 40 ähnlich; es werden jedoch ver
schiedene Bezugszeichen verwendet.
Die vier Dioden 11, 12, 13 und 14 (siehe Fig. 1), die
an die Source- und Drainregionen der N Kanal-MOS-Bauelemente
10, 20, 30 und 40 angeschlossen sind, werden durch die
P Region 115a, 115d; 116a, 116d; 116g, 116j; 117a, 117d
(als gemeinsame Anode für jede der vier Dioden) und die
entsprechende N Drainregion 115, 116, 117 (die die Kathode
jeder der vier Dioden darstellt) für jeden der N Kanal-
MOS-Leistungsbauelemente 10, 20, 30 und 40 gebildet.
An die P Region 110 ist ein elektrischer Kontakt ange
schlossen (nicht gezeigt), um diese Region anschließen
zu können.
Wie Fig. 1 zeigt, sind verschiedene Elektroden der N Kanal-
MOS-Leistungstransistoren miteinander verbunden, um die
integrierte Brückenschaltung gemäß der vorliegenden Erfindung
zu bilden. Aus einem Vergleich der Fig. 1 mit der
Fig. 2 geht hervor, daß die Drainelektrode D₂₀ des
Transistors 20 mit der Sourceelektrode S₁₀ des Transistors
10 verbunden ist und daß diese Verbindung in der Aus
bildung der integrierten Schaltung nach Fig. 2 durch
die elektrisch leitende Region 161 erfolgt. Auf ähnliche
Weise ist die Drainelektrode D₁₀ des Transistors 10 mit
der Drainelektrode D₄₀ des Transistors 40 verbunden, und
diese Verbindung erfolgt in der räumlichen Anordnung nach
Fig. 2 durch die elektrisch leitende Region 162, die
an die gemeinsame N+ Region 112a, die gemeinsame N+ Region
112 und an die zugeordneten N- Drainregionen angeschlossen
ist. Die Sourceelektrode S₄₀ des Transistors 40 ist mit
der Drainelektrode D₃₀ des Transistors 30 verbunden, und
zwar über die elektrisch leitende Verbindung 163. Hieraus
geht hervor, daß durch Anwendung der verschiedenen Elektroden
elemente in der Kopplung nach dem gezeigten Schaltbild
die integrierte Schaltung wesentlich weniger Raum auf dem
Halbleitersubstrat erfordert, was zu Kostenreduzierungen
und zu einer höheren Arbeitsgeschwindigkeit führt.
Die Funktion der Dioden 11, 12, 13 und 14 in Fig. 1
besteht darin, Sperrströme von den Leistungsbauelementen
abzuleiten, falls den Drainelektroden (z. B. bei Ansteuerung
von induktiver Last) negative Spannungen zugeführt werden
sollten.
Die gemeinsame Sourceverbindung S₂₀ des N Kanal-MOS-Leistungs
elementes 20 und S₃₀ für das N Kanal-MOS-Leistungselement 30
wird durch elektrisches Zusammenschalten der Elektroden
160 und 164 hergestellt (nicht in Fig. 2, aber in Fig. 1
gezeigt).
Die vorstehende Beschreibung einer vorteilhaften Aus
führungsform der Erfindung ist nur beispielsweise erfolgt,
und es sind Abweichungen von der beschriebenen Ausführungs
form möglich. So kann die integrierte Brückenschaltung
gemäß der Erfindung auch mit P Kanal-MOS-Leistungsbau
elementen aufgebaut werden; in diesem Fall müssen die
verschiedenen Halbleiterregionen nach Fig. 2 von der
entgegengesetzten Leitfähigkeitstype sein.
Claims (7)
1. Integrierte MOS-Leistungsbrückenschaltung,
die enthält:
ein Halbleitersubstrat (100);
einen ersten MOS-Leistungstransistor (10) in dem Halb leitersubstrat mit einer Sourceregion (116b, 116c, 116e, 116f), einer Drainregion (116, 112, 112a) und einer Gateelektrode (G₁₀, 135-137);
einen zweiten MOS-Leistungstransistor (20) in dem Halb leitersubstrat (100) mit einer Sourceregion (115b, 115c, 115e, 115f), einer Drainregion (115, 111, 111a) und einer Gateelektrode (G₂₀, 131-133), wobei eine Drainelektrode (161, D₂₀) des zweiten MOS-Leistungstransistors (20) mit einer Sourceelektrode (S₁₀) des ersten MOS-Leistungstransistors (10) gekoppelt ist;
einen dritten MOS-Leistungstransistor (30) in dem Halbleitersubstrat (100) mit einer Sourceregion (117b, 117c, 117e, 117f), einer Drainregion (117, 113, 113a) und einer Gateelektrode (G₃₀, 142-144), wobei eine Sourceelektrode (S₃₀, 164) des dritten MOS-Leistungs transistors (30) mit der Sourceelektrode (S₂₀, 160) des zweiten MOS-Leistungstransistors (20) gekoppelt ist;
einen vierten MOS-Leistungstransistor (40) in dem Halb leitersubstrat (100) mit einer Sourceregion (116g, 116i, 116k, 116l), einer Drainregion (116, 112, 12a) und einer Gateelektrode (G₄₀, 138-140), wobei eine Sourceelektrode 163) des vierten MOS-Leistungstransistors (40) mit einer Drainelektrode (D₃₀) des dritten MOS-Leistungs transistors (30) und eine Drainelektrode (D₄₀, 162) des vierten MOS-Leistungstransistors (40) mit einer Drain elektrode (D₁₀) des ersten MOS-Leistungstransistors (10) gekoppelt ist;
eine erste, zweite, dritte und vierte Diode (11-14) in dem Halbleitersubstrat (100), wovon die erste Diode (11) zwischen die Source- (116b, 116c, 116e, 116f) und Drain regionen (116, 112, 112a) des ersten MOS-Leistungstransistors (10), die zweite Diode (12) zwischen die Source- (115b, 115c, 115e, 115f) und Drainregionen (115, 111, 111a) des zweiten MOS-Leistungstransistors (20), die dritte Diode (13) zwischen die Source- (117b, 117c, 117e, 117f) und Drainregionen (117, 113, 113a) des dritten MOS-Leistungs transistors (30) und die vierte Diode (14) zwischen die Source- (116g, 116i, 116k, 116l) und Drainregionen 116, 112, 112a) des vierten MOS-Leistungstransistors geschaltet ist.
ein Halbleitersubstrat (100);
einen ersten MOS-Leistungstransistor (10) in dem Halb leitersubstrat mit einer Sourceregion (116b, 116c, 116e, 116f), einer Drainregion (116, 112, 112a) und einer Gateelektrode (G₁₀, 135-137);
einen zweiten MOS-Leistungstransistor (20) in dem Halb leitersubstrat (100) mit einer Sourceregion (115b, 115c, 115e, 115f), einer Drainregion (115, 111, 111a) und einer Gateelektrode (G₂₀, 131-133), wobei eine Drainelektrode (161, D₂₀) des zweiten MOS-Leistungstransistors (20) mit einer Sourceelektrode (S₁₀) des ersten MOS-Leistungstransistors (10) gekoppelt ist;
einen dritten MOS-Leistungstransistor (30) in dem Halbleitersubstrat (100) mit einer Sourceregion (117b, 117c, 117e, 117f), einer Drainregion (117, 113, 113a) und einer Gateelektrode (G₃₀, 142-144), wobei eine Sourceelektrode (S₃₀, 164) des dritten MOS-Leistungs transistors (30) mit der Sourceelektrode (S₂₀, 160) des zweiten MOS-Leistungstransistors (20) gekoppelt ist;
einen vierten MOS-Leistungstransistor (40) in dem Halb leitersubstrat (100) mit einer Sourceregion (116g, 116i, 116k, 116l), einer Drainregion (116, 112, 12a) und einer Gateelektrode (G₄₀, 138-140), wobei eine Sourceelektrode 163) des vierten MOS-Leistungstransistors (40) mit einer Drainelektrode (D₃₀) des dritten MOS-Leistungs transistors (30) und eine Drainelektrode (D₄₀, 162) des vierten MOS-Leistungstransistors (40) mit einer Drain elektrode (D₁₀) des ersten MOS-Leistungstransistors (10) gekoppelt ist;
eine erste, zweite, dritte und vierte Diode (11-14) in dem Halbleitersubstrat (100), wovon die erste Diode (11) zwischen die Source- (116b, 116c, 116e, 116f) und Drain regionen (116, 112, 112a) des ersten MOS-Leistungstransistors (10), die zweite Diode (12) zwischen die Source- (115b, 115c, 115e, 115f) und Drainregionen (115, 111, 111a) des zweiten MOS-Leistungstransistors (20), die dritte Diode (13) zwischen die Source- (117b, 117c, 117e, 117f) und Drainregionen (117, 113, 113a) des dritten MOS-Leistungs transistors (30) und die vierte Diode (14) zwischen die Source- (116g, 116i, 116k, 116l) und Drainregionen 116, 112, 112a) des vierten MOS-Leistungstransistors geschaltet ist.
2. Integrierte Brückenschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß jeder der ersten, zweiten,
dritten und vierten MOS-Leistungstransistoren (10, 20,
30, 40) ein N Kanal-MOS-Leistungstransistor ist.
3. Integrierte Brückenschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß der zweite und der dritte
MOS-Leistungstransistor (20, 30) durch PN-Übergänge
in dem Halbleitersubstrat (100) isoliert sind.
4. Integrierte Brückenschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß der erste und dritte MOS-Leistungs
transistor (10, 30) eine gemeinsame Drainregion
(116, 112, 112a) aufweisen, die durch PN Übergänge in dem
Halbleitersubstrat (100) von dem dritten und zweiten
MOS-Leistungstransistor (30, 20) isoliert ist.
5. Integrierte Brückenschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß die erste, zweite, dritte
und vierte Diode (11-14) PN Elemente mit je einer Region
(115a, 115d; 116a, 116d; 116g, 116j; 117a, 117d) in dem
Halbleitersubstrat (100) als die eine P und eine N Region
des PN Elementes sind; und daß die Drainregion (115, 116, 117)
des ersten, zweiten, dritten und vierten MOS-Leistungs
transistors (10, 20, 30, 40) die andere Region der
P- und N-Regionen des PN Diodenelementes bilden.
6. Integrierte Brückenschaltung nach Anspruch 5,
dadurch gekennzeichnet, daß die betreffende Region in
dem Halbleitersubstrat eine P-Region und jede der Drain
regionen des ersten, zweiten, dritten und vierten MOS-Leistungs
transistors eine N-Region ist.
7. Verfahren zum Herstellen einer integrierten Brücken
schaltung in MOS-Technologie nach einem
der vorstehenden Ansprüche,
gekennzeichnet durch folgende Verfahrensschritte:
Bilden des ersten MOS-Leistungstransistors in einem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
Bilden des zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Source elektrode des ersten MOS-Leistungstransistors gekoppelt ist;
Bilden des dritten MOS-Leistungstransistors in dem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit einer Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
Bilden des vierten MOS-Leistungstransistors in dem Hableitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drain elektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
Bilden der ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungs transistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungs transistors geschaltet ist.
Bilden des ersten MOS-Leistungstransistors in einem Halbleitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode;
Bilden des zweiten MOS-Leistungstransistors in dem Halbleitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Drainelektrode des zweiten MOS-Leistungstransistors mit einer Source elektrode des ersten MOS-Leistungstransistors gekoppelt ist;
Bilden des dritten MOS-Leistungstransistors in dem Halb leitersubstrat mit einer Sourceregion, einer Drainregion und einer Gateelektrode, wobei eine Sourceelektrode des dritten MOS-Leistungstransistors mit einer Sourceelektrode des zweiten MOS-Leistungstransistors gekoppelt ist;
Bilden des vierten MOS-Leistungstransistors in dem Hableitersubstrat mit einer Sourceregion, einer Drain region und einer Gateelektrode, wobei eine Sourceelektrode des vierten MOS-Leistungstransistors mit einer Drain elektrode des dritten MOS-Leistungstransistors und eine Drainelektrode des vierten MOS-Leistungstransistors mit einer Drainelektrode des ersten MOS-Leistungstransistors gekoppelt ist; und
Bilden der ersten, zweiten, dritten und vierten Diode in dem Halbleitersubstrat, wovon die erste Diode zwischen die Source- und Drainregionen des ersten MOS-Leistungs transistors, die zweite Diode zwischen die Source- und Drainregionen des zweiten MOS-Leistungstransistors, die dritte Diode zwischen die Source- und Drainregionen des dritten MOS-Leistungstransistors und die vierte Diode zwischen die Source- und Drainregionen des vierten MOS-Leistungs transistors geschaltet ist.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8424126A IT1213260B (it) | 1984-12-18 | 1984-12-18 | Circuito a ponte di transistori mos di potenza a canale n integrato eprocedimento per la sua fabbricazione. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3544324A1 DE3544324A1 (de) | 1986-06-19 |
| DE3544324C2 true DE3544324C2 (de) | 1997-09-25 |
Family
ID=11212104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3544324A Expired - Fee Related DE3544324C2 (de) | 1984-12-18 | 1985-12-14 | Integrierte MOS-Leistungsbrückenschaltung sowie Verfahren zu deren Herstellung |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4949142A (de) |
| JP (1) | JPS61148881A (de) |
| DE (1) | DE3544324C2 (de) |
| FR (1) | FR2574992B1 (de) |
| GB (1) | GB2168534B (de) |
| IT (1) | IT1213260B (de) |
| NL (1) | NL193784C (de) |
Families Citing this family (20)
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- 1985-09-06 US US06/773,316 patent/US4949142A/en not_active Expired - Lifetime
- 1985-12-12 GB GB08530656A patent/GB2168534B/en not_active Expired
- 1985-12-14 DE DE3544324A patent/DE3544324C2/de not_active Expired - Fee Related
- 1985-12-17 JP JP60286853A patent/JPS61148881A/ja active Pending
- 1985-12-17 FR FR858518709A patent/FR2574992B1/fr not_active Expired
- 1985-12-18 NL NL8503485A patent/NL193784C/nl not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB8530656D0 (en) | 1986-01-22 |
| FR2574992A1 (fr) | 1986-06-20 |
| GB2168534A (en) | 1986-06-18 |
| US4949142A (en) | 1990-08-14 |
| JPS61148881A (ja) | 1986-07-07 |
| FR2574992B1 (fr) | 1989-12-08 |
| GB2168534B (en) | 1988-09-01 |
| IT8424126A0 (it) | 1984-12-18 |
| IT1213260B (it) | 1989-12-14 |
| NL193784B (nl) | 2000-06-05 |
| NL193784C (nl) | 2000-10-06 |
| DE3544324A1 (de) | 1986-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8128 | New person/name/address of the agent |
Representative=s name: EISENFUEHR, G., DIPL.-ING. SPEISER, D., DIPL.-ING. |
|
| 8110 | Request for examination paragraph 44 | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |