JPH0758319A - 横型高耐圧半導体素子 - Google Patents

横型高耐圧半導体素子

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JPH0758319A
JPH0758319A JP20228093A JP20228093A JPH0758319A JP H0758319 A JPH0758319 A JP H0758319A JP 20228093 A JP20228093 A JP 20228093A JP 20228093 A JP20228093 A JP 20228093A JP H0758319 A JPH0758319 A JP H0758319A
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Tomoko Sueshiro
知子 末代
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Abstract

(57)【要約】 【目的】ターンオフが不可能となることが無い、高集積
化に有利な構造の横型IGBTを提供すること。 【構成】シリコン基板1上にシリコン酸化膜2を介して
設けられたn- 型活性層3と、n- 型活性層3に選択的
に形成され、シリコン酸化膜2に達するp型ベース層5
と、p型ベース層5の表面に選択的に形成されたn+
ソース層7と、p型ベース層5上にゲート酸化膜8を介
して設けられたゲート電極9と、n- 型活性層3に選択
的に形成され、シリコン酸化膜2に達するn型ベース層
4と、n型ベース層4の表面に選択的に形成されたp型
ドレイン層5とを備え、n型ベース層4およびp+ 型ド
レイン層6を含む半導体層領域12が、この半導体層領
域12以外のn- 型活性層3のそれよりも厚いことを特
徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、横型高耐圧半導体素子
に関する。
【0002】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、1チップ上に集積化して形成し
た集積回路(IC)が多用されている。このようなIC
中で、高耐圧素子を含むものはパワーICと呼ばれてい
る。
【0003】複数個の高耐圧素子を集積化するには、こ
れらの素子間を電気的に分離する必要があり、一般に
は、アノード電極,カソード電極等の主電極を半導体基
板の同一の表面に形成し、高耐圧素子を横型にすること
により集積化を実現している。
【0004】図9は、従来の横型IGBTの構造を示す
素子断面図である。図中、71は半導体基板を示してお
り、この半導体基板71上には素子分離絶縁膜としての
シリコン酸化膜72が形成されている。このシリコン酸
化膜72上には高濃度のn+ 型半導体層73が設けら
れ、その上にはシリコンからなる低濃度のn- 型活性層
74が設けられている。
【0005】n- 型活性層74の表面にはp型ベース層
76が選択的に形成され、このp型ベース層76の表面
にはn+ 型ソース層78が選択的に形成されている。こ
のn+ 型ソース層78とn- 型活性層74とで挟まれた
領域のp型ベース層76上には、厚さ60nm程度のゲ
ート酸化膜79を介してゲート電極80が設けられてい
る。p型ベース層76からn+ 型ソース層78にかけて
の表面にはソース電極82が形成されている。
【0006】また、n- 型活性層74の表面にはn型ベ
ース層75が選択的に形成され、このn型ベース層75
の表面にはp+ 型ドレイン層77が選択的に形成され、
このp+ 型ドレイン層77の表面にはドレイン電極81
が形成されている。
【0007】このように構成された横型IGBTにおい
て、半導体基板71,ゲート電極80およびソース電極
82を接地し、ドレイン電極81に正の電圧を印加し
て、逆バイアス状態にすると、ドレイン電極81に印加
された正の電圧は、n型ベース層75の下のn- 型活性
層74および高濃度のn+ 型半導体層73に広がる空乏
層とシリコン酸化膜72とで分圧される。
【0008】ここで、n型ベース層75の下のn- 型活
性層74の厚みが薄いと、この部分で分担する電界が大
きくなり、n型ベース層75の底部の曲面部の付近70
で電界集中が生じるため、低い印加電圧でもアバランシ
ェ降伏が生じてしまう。このため、n- 型活性層74の
厚さは、一般には、20μm以上になっている。
【0009】しかしながら、上記の如きにn- 型活性層
74が厚い場合において、V字等の分離溝を形成して横
方向の素子分離を行なうと、溝の深さが深くなり、素子
分離領域の面積が大きくなってしまう。この結果、ウエ
ハ上の素子の有効面積が小さくなり、高耐圧半導体素子
の高集積化が困難になるという問題があった。
【0010】このような問題を解決できる高耐圧横型I
GBTとしては、図10に示すような構造のものが考え
られる。すなわち、n+ 型半導体層73が無く、p+
ドレイン層77およびp型ベース層76の底部がシリコ
ン酸化膜72に達する程度にn- 型活性層74が薄くな
った構造のものが考えられる。
【0011】しかしながら、この高耐圧横型IGBTに
あっては、p+ 型ドレイン層77の底部がシリコン酸化
膜72に達しているため、p+ 型ドレイン層77とp型
ベース層76との間のn- 型活性層74およびn型ベー
ス層75の底部表面にp型チャネル83が形成されるこ
とがあり、この場合、ターンオフできなくなる恐れがあ
る。
【0012】
【発明が解決しようとする課題】上述の如く、従来の素
子分離絶縁膜上にn+ 型半導体層を有する横型IGBT
にあっては、n型ベース層の底部の曲面部の付近での電
界集中を防止するために、n- 型活性層を厚くする必要
があったが、これによって高集積化が困難になるという
問題があった。
【0013】また、上記n+ 型半導体層が無く、上記横
型IGBTよりも高集積化に向いた横型IGBTにあっ
ては、n- 型活性層およびn型ベース層の底部表面にp
型チャネルが形成され、ターンオフが不可能になるとい
う問題があった。
【0014】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ターンオフが不可能と
なることが無い、高集積化に向いた横型高耐圧半導体素
子を提供することにある。
【0015】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の横型高耐圧半導体素子は、半導体基板上
に素子分離絶縁膜を介して設けられた第1の第1導電型
半導体層と、この第1の第1導電型半導体層に選択的に
形成され、前記素子分離絶縁膜に達する第1の第2導電
型半導体層と、この第1の第2導電型半導体層の表面に
選択的に形成された第2の第1導電型半導体層と、この
第2の第1導電型半導体層と前記第1の第1導電型半導
体層とで挟まれた領域の前記第1の第2導電型半導体層
上にゲート絶縁膜を介して設けられたゲート電極と、前
記第1の第1導電型半導体層に選択的に形成され、前記
素子分離絶縁膜に達する第3の第1導電型半導体層と、
この第3の第1導電型半導体層の表面に選択的に形成さ
れた第2の第2導電型半導体層とを備え、少なくとも前
記第3の第1導電型半導体層および前記第2の第2導電
型半導体層を含む半導体層領域が、この半導体層領域以
外の前記第1の第1導電型半導体層のそれよりも厚いこ
とを特徴とする。
【0016】
【作用】本発明によれば、第1の第2導電型半導体層お
よび第3の第1導電型半導体層が素子分離絶縁膜に達し
ているので、第3の第1導電型半導体層に印加される電
圧はほとんど素子分離絶縁膜で分担され、更に、第3の
第1導電型半導体層の底部の曲面部の付近での電界集中
も緩和される。このため、耐圧を改善するために、従来
のように第1の第1導電型半導体層を厚くする必要が無
いので、高集積化が容易になる。
【0017】また、第2の第2導電型半導体層は、第3
の第1導電型半導体層の表面に形成され、素子分離絶縁
膜に達していないので、第1の第1導電型半導体層およ
び第3の第1導電型半導体層の底部表面にチャネルは形
成されない。このため、ターンオフが不可能となること
はない。
【0018】しかも、第2の第2導電型半導体層を含む
半導体層領域が、この半導体層領域以外の第1の第1導
電型半導体層のそれよりも厚くなっているため、第2の
第2導電型半導体層を拡散形成する際に、第2の第2導
電型半導体層が素子分離絶縁膜に達するのを防止でき
る。
【0019】
【実施例】以下、図面を参照しながら実施例を説明す
る。図1は、本発明の第1の実施例に係る横型IGBT
の構造を示す素子断面図である。
【0020】これを製造工程に従い説明すると、まず、
シリコン基板1を厚さ1〜5μm程度のシリコン酸化膜
2によって誘電体分離する。次にシリコン酸化膜2上
に、シリコンからなり、n型ベース層4となる部分を含
む半導体領域12が他の領域よりも厚いn- 型活性層3
を形成する。このn-型活性層3中の不純物濃度は、
1.0×1010〜2.0×1012cm-2程度、好ましく
は、0.5〜1.8×1012cm-2程度とする。また、
- 型活性層3の厚さは、10μm以下、好ましくは、
2〜5μm程度とする。
【0021】次にn- 型活性層3に、シリコン酸化膜2
に達するn型ベース層4およびp型ベース層5を選択的
に拡散形成する。この後、n型ベース層4の表面にp+
型ドレイン層6を選択的に拡散形成し、p型ベース層5
の表面にはn+ 型ソース層7を選択的に拡散形成する。
【0022】次にn- 型活性層3とn+ 型ソース層7と
で挟まれた領域のp型ベース層5上に厚さ60nm程度
のゲート酸化膜8を介してゲート電極9を形成する。最
後に、p+ 型ドレイン層6にコンタクトするドレイン電
極10を形成し、p型ベース層5およびn+ 型ソース層
7にコンタクトするソース電極11を形成して完成す
る。
【0023】なお、図1に示した構造の横型IGBTの
製造方法は、上述した工程順序に限定されるものではな
い。このように構成された横型IGBTにおいて、従来
と同様に、半導体基板1,ゲート電極9およびソース電
極11を接地し、ドレイン電極10に正の電圧を印加し
て、逆バイアス状態にした場合を考える。
【0024】本実施例の場合、n型ベース層4の底部が
シリコン酸化膜2に達しているので、n型ベース層4に
印加される電圧はほとんどシリコン酸化膜2で分担さ
れ、更に、n型ベース層4の底部の曲面部の付近での電
界集中も緩和される。
【0025】このため、高い電圧を印加してもアバラン
シェ降伏は起き難くなるので、耐圧を改善するために、
従来のようにn- 型活性層3を厚くする必要が無いの
で、高集積化が容易になる。
【0026】また、p+ 型ドレイン層6はn型ベース層
4の表面に形成され、シリコン酸化膜2には達していな
いので、図10に示した横型IGBTのように、n-
活性層3およびn型ベース層4の底部表面にpチャネル
が形成され、p型ベース層5とp+ 型ドレイン層6とが
短絡し、ターンオフが不可能になるという問題は生じな
い。
【0027】更にまた、半導体領域12は、半導体領域
12以外の領域のn- 型活性層3よりも厚いので、p+
型ドレイン層6を拡散形成する際に、p+ 型ドレイン層
6がシリコン酸化膜2に達するのを防止できる。
【0028】したがって、本実施例によれば、ターンオ
フが不可能となることが無い、高集積化に向いた横型I
GBTが容易に得られる。以下、本発明の他の実施例
(第2〜第6の実施例)について説明する。なお、以下
の図2〜図8において、図1の横型IGBTと対応する
部分には図1と同一符号を付してあり、詳細な説明は省
略する。
【0029】図2は、本発明の第2の実施例に係る横型
IGBTの構造を示す素子断面図である。本実施例の横
型IGBTが先の実施例のそれと異なる点は、n型ベー
ス層4がよりソース側に延びているこにある。すなわ
ち、先の実施例では半導体領域12はn- 型活性層3の
一部と、n型ベース層4と、p+ 型ドレイン層6とで構
成されていたが、本実施例では、n型ベース層4と、p
+ 型ドレイン層6とだけで構成されている。
【0030】図3は、本発明の第3の実施例に係る横型
IGBTの構造を示す素子断面図である。本実施例の横
型IGBTが第1の実施例のそれと異なる点は、n型ベ
ース層4およびp+ 型ドレイン層の双方がよりソース側
に延びているこにある。換言すれば、図2の第2の実施
例の横型IGBTにおいて、p+ 型ドレイン層6がより
ソース側に延びた構造になっている。
【0031】図4は、本発明の第4の実施例に係る横型
IGBTの構造を示す素子断面図である。本実施例の横
型IGBTが第1の実施例のそれと異なる点は、半導体
領域12が上方では無く下方に厚くなっていることにあ
る。このような横型IGBTは、例えば、張り合わせ法
を用いて製造できる。
【0032】図5は、本発明の第5の実施例に係る横型
IGBTの構造を示す素子断面図である。本実施例の横
型IGBTが第1の実施例のそれと異なる点は、半導体
領域12が上方および下方の両方向に厚くなっているこ
とにある。
【0033】図6は、本発明の第6の実施例に係る横型
IGBTの構造を示す素子断面図である。本実施例の横
型IGBTが第1の実施例のそれと異なる点は、ドレイ
ン電極10側の半導体領域12aだけではなく、ソース
電極11側の半導体領域12bも厚くなっていることに
ある。
【0034】図7,図8は、本発明の変形例を示す素子
断面図で、図7は横型ダイオードを示しており、図8は
横型MOSFETを示している。なお、図中、13はn
型カソード層、14はp型アノード層、15はカソード
電極、16はアノード電極、17はn型ドレイン層を示
している。
【0035】なお、本発明は上述した実施例に限定され
るものではなく、例えば、第6の実施例の横型IGBT
の特徴構造を第2〜第5の実施例の横型IGBTに適用
するなど、上記実施例を種々組み合わせても良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【0036】
【発明の効果】以上詳述したように本発明によれば、タ
ーンオフが不可能となることが無い、高集積化に有利な
構造の横型高耐圧半導体素子が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る横型IGBTの構
造を示す素子断面図。
【図2】本発明の第2の実施例に係る横型IGBTの構
造を示す素子断面図。
【図3】本発明の第3の実施例に係る横型IGBTの構
造を示す素子断面図。
【図4】本発明の第4の実施例に係る横型IGBTの構
造を示す素子断面図。
【図5】本発明の第5の実施例に係る横型IGBTの構
造を示す素子断面図。
【図6】本発明の第6の実施例に係る横型IGBTの構
造を示す素子断面図。
【図7】本発明の変形例に係る横型ダイオードの構造を
示す素子断面図。
【図8】本発明の他の変形例に係る横型MOSFETの
構造を示す素子断面図。
【図9】従来の横型IGBTの構造を示す素子断面図。
【図10】従来の他の横型IGBTの構造を示す素子断
面図。
【符号の説明】
1…シリコン基板 2…シリコン酸化膜(素子分離絶縁膜) 3…n- 型活性層(第1の第1導電型半導体層) 4…n型ベース層(第3の第1導電型半導体層) 5…p型ベース層(第1の第2導電型半導体層) 6…p+ 型ドレイン層(第2の第2導電型半導体層) 7…n+ 型ソース層(第2の第1導電型半導体層) 8…ゲート酸化膜 9…ゲート電極 10…ドレイン電極 11…ソース電極 12…半導体領域 13…n型カソード層 14…p型アノード層 15…カソード電極 16…アノード電極 17…n型ドレイン層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に素子分離絶縁膜を介して設
    けられた第1の第1導電型半導体層と、 この第1の第1導電型半導体層に選択的に形成され、前
    記素子分離絶縁膜に達する第1の第2導電型半導体層
    と、 この第1の第2導電型半導体層の表面に選択的に形成さ
    れた第2の第1導電型半導体層と、 この第2の第1導電型半導体層と前記第1の第1導電型
    半導体層とで挟まれた領域の前記第1の第2導電型半導
    体層上にゲート絶縁膜を介して設けられたゲート電極
    と、 前記第1の第1導電型半導体層に選択的に形成され、前
    記素子分離絶縁膜に達する第3の第1導電型半導体層
    と、 この第3の第1導電型半導体層の表面に選択的に形成さ
    れた第2の第2導電型半導体層とを具備してなり、 少なくとも前記第3の第1導電型半導体層および前記第
    2の第2導電型半導体層を含む半導体層領域が、この半
    導体層領域以外の前記第1の第1導電型半導体層のそれ
    よりも厚いことを特徴とする横型高耐圧半導体素子。
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* Cited by examiner, † Cited by third party
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JPH08330589A (ja) * 1995-05-22 1996-12-13 Samsung Electron Co Ltd Mosゲート形パワートランジスタ及びその製造方法
JP2006165481A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
US8981473B2 (en) 2011-08-23 2015-03-17 Kabushiki Kaisha Toshiba Dielectric isolation substrate and semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330589A (ja) * 1995-05-22 1996-12-13 Samsung Electron Co Ltd Mosゲート形パワートランジスタ及びその製造方法
JP2006165481A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
US7999324B2 (en) 2004-12-10 2011-08-16 Kabushiki Kaisha Toshiba Semiconductor device including overcurrent protection element
US8981473B2 (en) 2011-08-23 2015-03-17 Kabushiki Kaisha Toshiba Dielectric isolation substrate and semiconductor device

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