JPS6373884A - パワ−ｍｏｓｆｅｔによるインバ−タ回路 - Google Patents
パワ−ｍｏｓｆｅｔによるインバ−タ回路Info
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- JPS6373884A JPS6373884A JP61214869A JP21486986A JPS6373884A JP S6373884 A JPS6373884 A JP S6373884A JP 61214869 A JP61214869 A JP 61214869A JP 21486986 A JP21486986 A JP 21486986A JP S6373884 A JPS6373884 A JP S6373884A
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- inverter circuit
- voltage
- circuit
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- Pending
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- 230000007704 transition Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧形Ｐ Ｗ Ｍインバータ、高周波インバー
タ等に用いられるパワーｒｖｉ ＯＳ Ｆ Ｅ Ｔによ
るインバータ回路に関するものである。
タ等に用いられるパワーｒｖｉ ＯＳ Ｆ Ｅ Ｔによ
るインバータ回路に関するものである。
従来この種のインバータ回路として第４図のものが知ら
れている。
れている。
この従来溝造は２個のＮチャンネル〜ｌ０９ＰＥＴ５１
・５２と２組の互いに絶縁されたゲート駆動回路５３・
又とで構成されている。
・５２と２組の互いに絶縁されたゲート駆動回路５３・
又とで構成されている。
この回路構成の場合素子のターンオフ遅れやケートパル
スの伝達遅れに伴いスイッチング時に上下の素子が同時
導通するアーム短絡が生じ、素子の定格を脅かし、スイ
ッチング損失を増大さＵ′るなどの不都合を生じる。
スの伝達遅れに伴いスイッチング時に上下の素子が同時
導通するアーム短絡が生じ、素子の定格を脅かし、スイ
ッチング損失を増大さＵ′るなどの不都合を生じる。
この短絡防止対策として第５図の如くアームを構成する
上下の素子の制御パルスに一定３リデットタイムを設け
る方法がある。
上下の素子の制御パルスに一定３リデットタイムを設け
る方法がある。
しかしながらこの方法の場合、素子のターンオフ時間は
負荷′ポ〆ξの大きさや温度条件によｊつ変化し、また
ゲートドライブ回路の影響ら受けるため十分な余裕をと
ってデッドタイムを設定する必要かある。
負荷′ポ〆ξの大きさや温度条件によｊつ変化し、また
ゲートドライブ回路の影響ら受けるため十分な余裕をと
ってデッドタイムを設定する必要かある。
またデッドタイムを持たせることはゲート回路を複准に
するとともにインバータ出力波形の精度を低下し、素子
の利用率の低下や制御系の不安定現象を生じさせること
があるという不都合を有している。
するとともにインバータ出力波形の精度を低下し、素子
の利用率の低下や制御系の不安定現象を生じさせること
があるという不都合を有している。
尚、上記諸問題に対し、デッドタイムによる影響の補償
法（西島、安保「電圧形インバータのデッドタイム補償
による出力特性の改善」昭和６０年電気学会全国大会、
５２１） 、短絡防止法（入江「トランジスタインバー
タの短絡防止賎能を持つベース駆動回路Ｊ昭和６０年Ｔ
ｉ気学会全国大会、５３６） 、またＰチャンネルとＮ
チャンネルＭＯＳＦＥＴを組み合わせてゲート回路を簡
単化した例（犬高、ほか「パワーＭ ＯＳ Ｆ Ｅ Ｔ
とその電動機制御への応用」日立評論、Ｖｏｌ、６５．
１９８３−４ ）、（Ｙ、Ｈａｙａｓｈｉ ｅｔ。
法（西島、安保「電圧形インバータのデッドタイム補償
による出力特性の改善」昭和６０年電気学会全国大会、
５２１） 、短絡防止法（入江「トランジスタインバー
タの短絡防止賎能を持つベース駆動回路Ｊ昭和６０年Ｔ
ｉ気学会全国大会、５３６） 、またＰチャンネルとＮ
チャンネルＭＯＳＦＥＴを組み合わせてゲート回路を簡
単化した例（犬高、ほか「パワーＭ ＯＳ Ｆ Ｅ Ｔ
とその電動機制御への応用」日立評論、Ｖｏｌ、６５．
１９８３−４ ）、（Ｙ、Ｈａｙａｓｈｉ ｅｔ。
ａｌ、 ｒＨｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｉｎｖｅｒ
ｔｅｒ Ｕｓｉｎｇ Ｐｏｗｅｒ ！＋ｌ０８ＦＥＴｊ
Ｔｒａｎｓ、 １．Ｅ、Ｅ、 ｏｆ Ｊａｐａｎ、Ｖ
ｏｌ、１０４．Ｎｏ、７７８，１９８４）などが発表さ
れている。
ｔｅｒ Ｕｓｉｎｇ Ｐｏｗｅｒ ！＋ｌ０８ＦＥＴｊ
Ｔｒａｎｓ、 １．Ｅ、Ｅ、 ｏｆ Ｊａｐａｎ、Ｖ
ｏｌ、１０４．Ｎｏ、７７８，１９８４）などが発表さ
れている。
本発明はこれらの不都合を解消することを目的とするも
ので、その要旨は、ＮチャンネルＭＯＳＦＥＴとＰチャ
ンネルＭＯ９ＦＥＴの各ゲート端子及び各ソース端子を
接続し、該ゲート端子及びソース端子間に正、負のゲー
ト電圧を加えろゲート駆動回路を備えて構成したことを
特徴とするパワーＭ ＯＳ Ｐ Ｅ Ｔによるインバー
タ回路にある。
ので、その要旨は、ＮチャンネルＭＯＳＦＥＴとＰチャ
ンネルＭＯ９ＦＥＴの各ゲート端子及び各ソース端子を
接続し、該ゲート端子及びソース端子間に正、負のゲー
ト電圧を加えろゲート駆動回路を備えて構成したことを
特徴とするパワーＭ ＯＳ Ｐ Ｅ Ｔによるインバー
タ回路にある。
ＮチャンネルｉＶｉ ＯＳ Ｆ Ｅ ＴとＰヂャンネル
ＭＯＳＦ’ＥＴの両ゲート端子間及び両ソース端子間の
電圧は同一となり、同時導通は起こり得ず、スイッチン
グ過渡時のアーム短絡は回避される。
ＭＯＳＦ’ＥＴの両ゲート端子間及び両ソース端子間の
電圧は同一となり、同時導通は起こり得ず、スイッチン
グ過渡時のアーム短絡は回避される。
第１図乃至第３図は本発明の実施例を示し、１はＮチャ
ンネルＮ１０ＳＰＥＴ、２は同一定格のＰチャンネルＭ
ＯＳ Ｐ Ｅ Ｔであって、各ゲート端子３・４を直
結している。
ンネルＮ１０ＳＰＥＴ、２は同一定格のＰチャンネルＭ
ＯＳ Ｐ Ｅ Ｔであって、各ゲート端子３・４を直
結している。
５はゲート駆動回路である。
第３図は、第１図の回路を１００ｆ：Ｖ）の直流電源に
接続し、ゲート端子３・４間とすでに直結されているソ
ース端子間を第２図の正、負のゲート電圧で駆動して無
負荷運転したとき得られた波形である。
接続し、ゲート端子３・４間とすでに直結されているソ
ース端子間を第２図の正、負のゲート電圧で駆動して無
負荷運転したとき得られた波形である。
すなわち第３図から、大きなピーク電流や素子；１ユ王
の上昇は生ぜず、短絡現象の起こっていないことが理解
、５れろ。
の上昇は生ぜず、短絡現象の起こっていないことが理解
、５れろ。
尚、両ＦＥＴＩ・２には４７〔Ω〕−２２００ＣＰＦ：
ｌのスナバ回路が接続されており、ドレイン電流の大半
はドレインソース間静電容量への充電電流である。
ｌのスナバ回路が接続されており、ドレイン電流の大半
はドレインソース間静電容量への充電電流である。
本発明は上述の如く、スイッチング過渡時の電源短絡を
回避でき、このためパワーＭ ＯＳ Ｆ ＥＴ固有の高
速スイッチング性能を充分に活用でき、高周波大電力の
スイッチングが容易にてきるとと乙にゲート駆動回路も
一組でよく部品点数の減少や装置の小型、軽量化を図る
ことができ、かつケートとソース間を直接駆動するため
電源や負荷条件に関係なくスイッチングでき、電力変換
回路への適用が可能となる。
回避でき、このためパワーＭ ＯＳ Ｆ ＥＴ固有の高
速スイッチング性能を充分に活用でき、高周波大電力の
スイッチングが容易にてきるとと乙にゲート駆動回路も
一組でよく部品点数の減少や装置の小型、軽量化を図る
ことができ、かつケートとソース間を直接駆動するため
電源や負荷条件に関係なくスイッチングでき、電力変換
回路への適用が可能となる。
またパワーＭＯＳＦＥＴはバイポーラトランジスタに比
べＰチャンネル素子の高耐圧、大電流化は比較的容易で
あるとされており、現在市販の素子を用いても十分実用
性のある回路を構成できろ。
べＰチャンネル素子の高耐圧、大電流化は比較的容易で
あるとされており、現在市販の素子を用いても十分実用
性のある回路を構成できろ。
さらには上下素子のモジュール化やＩＣ化が容易となり
、更なる装置の小型、軽量化及びコスト低減を図ること
ができる。
、更なる装置の小型、軽量化及びコスト低減を図ること
ができる。
以上、所期の目的を充分達成することができる。
図面は本発明の一実施例を示すもので、第１図は回路図
、第２図はそのゲートパルス図、第３図はその各部の波
形図、第４図は従来構造の回路図、第５図はそのゲート
パルス図である。 １・・ＮヂャンネルＭＯ９ＦＥＴ、２・・Ｐチャンネル
Ｍ ＯＳ Ｐ Ｅ Ｔ 、 ３ 、４・・ゲート端子、
５・・ゲート駆動回路。 ７ ／ ／ｇＡ ７２層 ゲートパルス 図 ＋ｏｏ（７７Ｌ５’） さｆ犯 テッドタイム ゲートバルス
、第２図はそのゲートパルス図、第３図はその各部の波
形図、第４図は従来構造の回路図、第５図はそのゲート
パルス図である。 １・・ＮヂャンネルＭＯ９ＦＥＴ、２・・Ｐチャンネル
Ｍ ＯＳ Ｐ Ｅ Ｔ 、 ３ 、４・・ゲート端子、
５・・ゲート駆動回路。 ７ ／ ／ｇＡ ７２層 ゲートパルス 図 ＋ｏｏ（７７Ｌ５’） さｆ犯 テッドタイム ゲートバルス
Claims (1)
- ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴ
の各ゲート端子及び各ソース端子を接続し、該ゲート端
子及びソース端子間に正、負のゲート電圧を加えるゲー
ト駆動回路を備えて構成したことを特徴とするパワーＭ
ＯＳＦＥＴによるインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214869A JPS6373884A (ja) | 1986-09-11 | 1986-09-11 | パワ−ｍｏｓｆｅｔによるインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214869A JPS6373884A (ja) | 1986-09-11 | 1986-09-11 | パワ−ｍｏｓｆｅｔによるインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373884A true JPS6373884A (ja) | 1988-04-04 |
Family
ID=16662909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214869A Pending JPS6373884A (ja) | 1986-09-11 | 1986-09-11 | パワ−ｍｏｓｆｅｔによるインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02270367A (ja) * | 1989-04-12 | 1990-11-05 | Hitachi Ltd | 半導体集積回路装置 |
| EP1241775A2 (de) * | 2001-03-13 | 2002-09-18 | Semikron Elektronik GmbH | Schaltender Spannungsumformer |
| EP1241777A3 (de) * | 2001-03-13 | 2004-01-21 | Semikron Elektronik GmbH | Schaltender Spannungsumformer |
-
1986
- 1986-09-11 JP JP61214869A patent/JPS6373884A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02270367A (ja) * | 1989-04-12 | 1990-11-05 | Hitachi Ltd | 半導体集積回路装置 |
| EP1241775A2 (de) * | 2001-03-13 | 2002-09-18 | Semikron Elektronik GmbH | Schaltender Spannungsumformer |
| EP1241777A3 (de) * | 2001-03-13 | 2004-01-21 | Semikron Elektronik GmbH | Schaltender Spannungsumformer |
| EP1241775A3 (de) * | 2001-03-13 | 2004-01-21 | Semikron Elektronik GmbH | Schaltender Spannungsumformer |
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