JPS6138619B2 - - Google Patents
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- JPS6138619B2 JPS6138619B2 JP52112695A JP11269577A JPS6138619B2 JP S6138619 B2 JPS6138619 B2 JP S6138619B2 JP 52112695 A JP52112695 A JP 52112695A JP 11269577 A JP11269577 A JP 11269577A JP S6138619 B2 JPS6138619 B2 JP S6138619B2
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 79
- 238000005530 etching Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002585 base Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Description
【発明の詳細な説明】
この発明は半導体集積回路装置の製造法であつ
て、二重エピタキシヤル成長法を用い複数種の素
子例えば高耐圧用リニア素子と小信号素子とを一
つの半導体基板上に形成する技術に関する。
て、二重エピタキシヤル成長法を用い複数種の素
子例えば高耐圧用リニア素子と小信号素子とを一
つの半導体基板上に形成する技術に関する。
高耐圧バイポーラIC（半導体集積回路）の製
造において、選択拡散によるアイソレーシヨン領
域の横方向への広がりをなるべく小さくするため
に二重エピタキシヤル成長法を形成する方法が考
えられている。この方法は第２図ａを参照し、例
ばｐ型半導体基板１上にn+型拡散埋込層３を介
して成長させた第１層目のn-型エピタキシヤル
層４の表面の一部にボロン不純物１１をデポジシ
ヨンし、その上に第２層目のn-型エピタキシヤ
ル層７を成長させて、前記ボロン不純物を上下の
エピタキシヤル層に引伸し拡散することにより引
伸し距離の小さい、したがつて横方向へも拡散広
がりの小さいp+型アイソレーシヨン領域１８を
形成するものである。しかしこの方法によれば、
第２層目のエピタキシヤル層成長時に高濃度のボ
ロンがオート・ドービング現象によりn-型エピ
タキシヤル層中にｐ型反転層１１ａをつくり、そ
のためこの部分に形成されるnpnトランジスタの
高耐圧が充分に得られないという問題があつた。
又、二重エピタキシヤル成長層では表面よりn+
型埋込層までの厚さが大きいため、小信号トラン
ジスタをこの部分に形成することは不適当であつ
た。
造において、選択拡散によるアイソレーシヨン領
域の横方向への広がりをなるべく小さくするため
に二重エピタキシヤル成長法を形成する方法が考
えられている。この方法は第２図ａを参照し、例
ばｐ型半導体基板１上にn+型拡散埋込層３を介
して成長させた第１層目のn-型エピタキシヤル
層４の表面の一部にボロン不純物１１をデポジシ
ヨンし、その上に第２層目のn-型エピタキシヤ
ル層７を成長させて、前記ボロン不純物を上下の
エピタキシヤル層に引伸し拡散することにより引
伸し距離の小さい、したがつて横方向へも拡散広
がりの小さいp+型アイソレーシヨン領域１８を
形成するものである。しかしこの方法によれば、
第２層目のエピタキシヤル層成長時に高濃度のボ
ロンがオート・ドービング現象によりn-型エピ
タキシヤル層中にｐ型反転層１１ａをつくり、そ
のためこの部分に形成されるnpnトランジスタの
高耐圧が充分に得られないという問題があつた。
又、二重エピタキシヤル成長層では表面よりn+
型埋込層までの厚さが大きいため、小信号トラン
ジスタをこの部分に形成することは不適当であつ
た。
この発明は上記の問題を解決すべくなされたも
ので、その一つの目的は小信号素子（又はIC）
と高耐圧素子（又はIC）を一つの基板上に形成
することであり、他の目的は２重エピタキシヤル
層にけるオート・ドーピングをなくして高耐圧素
子の耐圧性を向上することにある。
ので、その一つの目的は小信号素子（又はIC）
と高耐圧素子（又はIC）を一つの基板上に形成
することであり、他の目的は２重エピタキシヤル
層にけるオート・ドーピングをなくして高耐圧素
子の耐圧性を向上することにある。
上記目的を達成するための発明の一つの実施形
態は、ｐ型半導体基板―主面上にｎ型の第１のエ
ピタキシヤル層を一部で第１のn+型埋込層を介
して形成し、第１のエピタキシヤル層上でｎ型の
第２のエピタキシヤル層を前記第１のn+型埋込
層の形成されない側で第２のn+型埋込層を介し
て形成し、第１のエピタキシヤル層の前記第１の
埋込層を形成した側の上の第２のエピタキシヤル
層を取除き、第１の埋込層上の第１のエピタキシ
ヤル層に高耐圧用半導体素子を形成するとともに
第２の埋込層上の第２のエピタキシヤル層には小
信号用半導体素子を形成することを特徴とするも
のぜある。
態は、ｐ型半導体基板―主面上にｎ型の第１のエ
ピタキシヤル層を一部で第１のn+型埋込層を介
して形成し、第１のエピタキシヤル層上でｎ型の
第２のエピタキシヤル層を前記第１のn+型埋込
層の形成されない側で第２のn+型埋込層を介し
て形成し、第１のエピタキシヤル層の前記第１の
埋込層を形成した側の上の第２のエピタキシヤル
層を取除き、第１の埋込層上の第１のエピタキシ
ヤル層に高耐圧用半導体素子を形成するとともに
第２の埋込層上の第２のエピタキシヤル層には小
信号用半導体素子を形成することを特徴とするも
のぜある。
以下、実施例として掲げたnpn型高耐圧用トラ
ンジスタ及びnpn型小信号用トランジスタを一つ
の半導体基板上に具えたICの製造工程にそつて
説明する。第１図ａ〜ｈは下記の製造工程ａ〜ｈ
に対応する。
ンジスタ及びnpn型小信号用トランジスタを一つ
の半導体基板上に具えたICの製造工程にそつて
説明する。第１図ａ〜ｈは下記の製造工程ａ〜ｈ
に対応する。
(a) ｐ型シリンン基板（単結晶ウエハ）１を用意
し、表面酸化膜２を生成してホトエツチングに
よる一部窓開後、アンチモン（Sb）又はヒ素
等のドナの選択拡散によりn+型埋込層となる
べき拡散層（以下単に埋込層とする）３を形成
す。
し、表面酸化膜２を生成してホトエツチングに
よる一部窓開後、アンチモン（Sb）又はヒ素
等のドナの選択拡散によりn+型埋込層となる
べき拡散層（以下単に埋込層とする）３を形成
す。
(b) 表面酸化膜２を全面的に除去し、第１層の
n-型不純物ドーブエピタキシヤル・シリコン
層４を10〜25μｍの厚さに形成し、この上に第
２の表面酸化膜５を生成する。
n-型不純物ドーブエピタキシヤル・シリコン
層４を10〜25μｍの厚さに形成し、この上に第
２の表面酸化膜５を生成する。
(c) 前記n+型埋込層３の形成されない側のn-型
エピタキシヤル層４の表面酸化膜のホトエツチ
ング窓開後、ドナ拡散により第２のn+型埋込
層６を形成する。なお、この段階でn-型エピ
タキシヤル層の表面の一部にp+型アイソーシ
ヨンのためのボロンデポジシヨン層１１を形成
する。
エピタキシヤル層４の表面酸化膜のホトエツチ
ング窓開後、ドナ拡散により第２のn+型埋込
層６を形成する。なお、この段階でn-型エピ
タキシヤル層の表面の一部にp+型アイソーシ
ヨンのためのボロンデポジシヨン層１１を形成
する。
(d) 表面酸化膜５を全面的に除去し、第２層の
n-型エピタキシヤル層７を前記第１層のエピ
タキシヤル層よりも薄く、例えば１〜３μｍの
厚さに形成する。
n-型エピタキシヤル層７を前記第１層のエピ
タキシヤル層よりも薄く、例えば１〜３μｍの
厚さに形成する。
(e) 第２層エピタキシヤル層に表面酸化膜８を形
成し、この酸化膜の一部ホトエツチング後、第
２のn-型エピタキシヤル層７を選択的にエツ
チングして第１のn+型埋込層３のある第１の
エピタキシヤル層４の表面層がわずかに削りと
られる程度に凹陥部９を形成する。
成し、この酸化膜の一部ホトエツチング後、第
２のn-型エピタキシヤル層７を選択的にエツ
チングして第１のn+型埋込層３のある第１の
エピタキシヤル層４の表面層がわずかに削りと
られる程度に凹陥部９を形成する。
(f) 全面にわたり新たに表面酸化膜１０を形成す
る。
る。
(g) 前記工程(c)で形成したボロンデポジシヨン層
１１よりの引伸し拡散又は、表面酸化膜を窓開
エツング、ボロン選択拡散によりp+型アイソ
レーシヨン（分離化）領域１８を表面からｐ型
基板１に達するように形成する。
１１よりの引伸し拡散又は、表面酸化膜を窓開
エツング、ボロン選択拡散によりp+型アイソ
レーシヨン（分離化）領域１８を表面からｐ型
基板１に達するように形成する。
(h) この後、ｐ型及びｎ型選択拡散による従来の
方法に従つて第１のn+型埋込層３上の第１層
エピタキシヤル層４表面にp+型ベース１２，
n+型エミツタ１３及びn+型コレクタ取出し部
１４からなるnpn型高耐圧用トランジスタQ1を
形成する一方、第２のn+型埋込層６上の第２
層エピタキシヤル層７表面にp+型ベース１
５，n+型エミツタ１６、及びn+型コレクタ取
出し部１７からなるnpn型小信号用トランジス
タQ2を形成する。この後、図示されないが、
各半導体領域にオーミツク接続する電極乃至配
線をアルミニウム蒸着及びホトエツチング技術
により形成してICの制造を完成する。
方法に従つて第１のn+型埋込層３上の第１層
エピタキシヤル層４表面にp+型ベース１２，
n+型エミツタ１３及びn+型コレクタ取出し部
１４からなるnpn型高耐圧用トランジスタQ1を
形成する一方、第２のn+型埋込層６上の第２
層エピタキシヤル層７表面にp+型ベース１
５，n+型エミツタ１６、及びn+型コレクタ取
出し部１７からなるnpn型小信号用トランジス
タQ2を形成する。この後、図示されないが、
各半導体領域にオーミツク接続する電極乃至配
線をアルミニウム蒸着及びホトエツチング技術
により形成してICの制造を完成する。
以上実施例で述べた構成によれば下記のように
前記発明の目的を達成できる。
前記発明の目的を達成できる。
(1) 従来の制造法によれば第２図ａに示すように
第１層のエピタキシヤル層４と第２層のエピタ
キシヤル層７との界面にn+型不純物又はp+型
不純物のオートドーピングによる不純物層１１
ａが形成され、同図ｂで示すような高濃度のピ
ークをつくる。このような不純物層１ａはnpn
型トランジスタが形成される２層のエピタキシ
ヤル層中でｎ型化又はｐ型反転して高耐圧化の
妨げになつたり寄生トランジスタ現象を発生さ
せることになつた。しかし本発明によれば前記
工程ｅでシリコン選択エツチングを行なつたこ
とにより、第３図ａに示すように前記オートド
ーピングによる不純物層が取除かれ、同図ｂの
不純物濃度分布曲線に示すように均一なn-型
エピタキシヤル層を得ることができ、高耐圧用
トランジスタの形成が可能となつた。
第１層のエピタキシヤル層４と第２層のエピタ
キシヤル層７との界面にn+型不純物又はp+型
不純物のオートドーピングによる不純物層１１
ａが形成され、同図ｂで示すような高濃度のピ
ークをつくる。このような不純物層１ａはnpn
型トランジスタが形成される２層のエピタキシ
ヤル層中でｎ型化又はｐ型反転して高耐圧化の
妨げになつたり寄生トランジスタ現象を発生さ
せることになつた。しかし本発明によれば前記
工程ｅでシリコン選択エツチングを行なつたこ
とにより、第３図ａに示すように前記オートド
ーピングによる不純物層が取除かれ、同図ｂの
不純物濃度分布曲線に示すように均一なn-型
エピタキシヤル層を得ることができ、高耐圧用
トランジスタの形成が可能となつた。
(2) 工程ｅでシリコン選択エツチングによる第１
層エピタキシヤル層４と第２層エピタキシヤル
層７の段部２０ができその表面に形成する配線
の断線の問題となるが、上記段部の傾斜を緩か
にすることで上記問題を解決できる。この段部
を緩かにする技術としては、例えば(a)第２層エ
ピタキシヤル層を薄く形成すること、(b)結晶面
の選択とアルカリエツチングを利用した異方性
エツチング技術、(c)ホトレジストを保護膜とす
るエツチング技術、(d)あるいはシリコン酸化膜
の「だれ」エツチング技術等がある。
層エピタキシヤル層４と第２層エピタキシヤル
層７の段部２０ができその表面に形成する配線
の断線の問題となるが、上記段部の傾斜を緩か
にすることで上記問題を解決できる。この段部
を緩かにする技術としては、例えば(a)第２層エ
ピタキシヤル層を薄く形成すること、(b)結晶面
の選択とアルカリエツチングを利用した異方性
エツチング技術、(c)ホトレジストを保護膜とす
るエツチング技術、(d)あるいはシリコン酸化膜
の「だれ」エツチング技術等がある。
(3) 第１層エピタキシヤル層は任意に厚く、例え
ば３μ〜30μｍに選ぶことにより、高耐圧素子
の形成が可能であり、例えばＶCC≦40Vの高耐
圧IC部が得られる。一方、第２層エピタキシ
ヤル層は第１層エピタキシヤル層の厚さに関係
なく形成できる。第２層エピタキシヤル層は例
えば１〜３μｍ厚として、小信号用素子、例え
ばＶCC数ＶのI2L，T2L，ECL等の小信号IC
が得られる。
ば３μ〜30μｍに選ぶことにより、高耐圧素子
の形成が可能であり、例えばＶCC≦40Vの高耐
圧IC部が得られる。一方、第２層エピタキシ
ヤル層は第１層エピタキシヤル層の厚さに関係
なく形成できる。第２層エピタキシヤル層は例
えば１〜３μｍ厚として、小信号用素子、例え
ばＶCC数ＶのI2L，T2L，ECL等の小信号IC
が得られる。
本発明は前記実施例に限定されず、下記のよう
に他の変形例が考えられる。
に他の変形例が考えられる。
例 １
前記実施例の工程ｄ，ｅで第２層のエピタキシ
ヤル層を部分的に形成する手段として、第４図を
参照し、(a)第１のn+型埋込層３上の第１層のエ
ピタキシヤル層４表面に酸化膜１９を選択的に形
成した状態で全面に第２層のエピタキシヤル・シ
リコン層７を形成すると、上記酸化膜１９の上で
は多結晶シリン層として形成される。この後、多
結晶層が単結晶層よりもエツチング速度の大きい
ことを利用して同図ｂのように選択的にエツチン
グすることができる。
ヤル層を部分的に形成する手段として、第４図を
参照し、(a)第１のn+型埋込層３上の第１層のエ
ピタキシヤル層４表面に酸化膜１９を選択的に形
成した状態で全面に第２層のエピタキシヤル・シ
リコン層７を形成すると、上記酸化膜１９の上で
は多結晶シリン層として形成される。この後、多
結晶層が単結晶層よりもエツチング速度の大きい
ことを利用して同図ｂのように選択的にエツチン
グすることができる。
例 ２
第５図を参照し、p+型拡散層１８を第１層エ
ピタキシヤル層に形成し、その上の第２層エピタ
キシヤル層の部分を選択酸化技術により酸化膜２
１を形成する。この酸化膜２１とp+型拡散層１
８とによりアイソレーシヨン領域を構成する。
ピタキシヤル層に形成し、その上の第２層エピタ
キシヤル層の部分を選択酸化技術により酸化膜２
１を形成する。この酸化膜２１とp+型拡散層１
８とによりアイソレーシヨン領域を構成する。
前記第１の実施例において、第１の埋込層、第
１エピタキシヤル層及び第２エピタキシヤル層の
位置及び導電型は形成しようとする素子の特性、
種類に応じて任意に選ぶことができる。例えば第
６図に示すような構成にすることによつてＢ部に
は基板をコレクタしたSub、PNP、TRSを形成す
ることもできる。又、前記第１の実施例におい
て、第１の埋込層と第２の埋込層とは第７図に示
すように互いに重なるように形成することによつ
て、Ａ部に形成される小信号トランジスタのコレ
クタシリーズ抵抗を更に小さくすることもでき
る。また、図示しないが、小信号トランジスタ素
子を形成すべさき部分にMOS FET又はＪ―
FETを形成することもできる。
１エピタキシヤル層及び第２エピタキシヤル層の
位置及び導電型は形成しようとする素子の特性、
種類に応じて任意に選ぶことができる。例えば第
６図に示すような構成にすることによつてＢ部に
は基板をコレクタしたSub、PNP、TRSを形成す
ることもできる。又、前記第１の実施例におい
て、第１の埋込層と第２の埋込層とは第７図に示
すように互いに重なるように形成することによつ
て、Ａ部に形成される小信号トランジスタのコレ
クタシリーズ抵抗を更に小さくすることもでき
る。また、図示しないが、小信号トランジスタ素
子を形成すべさき部分にMOS FET又はＪ―
FETを形成することもできる。
第１図ａ〜ｈは本発明の一実施例を製造工程順
に示す半導体装置の断面図、第２図ａ，ｂ及び第
３図ａ，ｂは従来及び本発明についての構成を対
照的に示し、各ａは要部断面図、各ｂは各ａのＡ
―Ａ及びＢ―Ｂ断面にそつての不純物濃度分布曲
線図である。第４図ａ，ｂ及び第５乃至７図は本
発明における変形例の一部工程の断面図である。 １……ｐ型シリコン基板、２……表面酸化膜、
３……ｎ型埋込層、４……第１のn-型エピタキ
シヤル層、５……表面酸化膜、６……n+型埋込
層、７……第２のn-型エピタキシヤル層、８…
…表面酸化膜、９……凹陥部、１０……表面酸化
膜、１１……不純物層、１２……ベース、１３…
…エミツタ、１４……コレクタ取出し部、１５…
…ベース、１６……エミツタ、１７……コレクタ
取出し部、１８……アイソレーシヨン領域、１９
……表面酸化膜、２０……段部、２１……選択酸
化膜。
に示す半導体装置の断面図、第２図ａ，ｂ及び第
３図ａ，ｂは従来及び本発明についての構成を対
照的に示し、各ａは要部断面図、各ｂは各ａのＡ
―Ａ及びＢ―Ｂ断面にそつての不純物濃度分布曲
線図である。第４図ａ，ｂ及び第５乃至７図は本
発明における変形例の一部工程の断面図である。 １……ｐ型シリコン基板、２……表面酸化膜、
３……ｎ型埋込層、４……第１のn-型エピタキ
シヤル層、５……表面酸化膜、６……n+型埋込
層、７……第２のn-型エピタキシヤル層、８…
…表面酸化膜、９……凹陥部、１０……表面酸化
膜、１１……不純物層、１２……ベース、１３…
…エミツタ、１４……コレクタ取出し部、１５…
…ベース、１６……エミツタ、１７……コレクタ
取出し部、１８……アイソレーシヨン領域、１９
……表面酸化膜、２０……段部、２１……選択酸
化膜。
Claims (1)
- １ 半導体基板―主面上に第１のエピタキシヤル
半導体層を形成し、第１のエピタキシヤル半導体
層上に第２のエピタキシヤル層を上記第１エピタ
キシヤル層表面に形成された高不純物濃度の埋込
層を介して形成し、第１のエピタキシヤル半導体
層の前記埋込層の形成されていない表面部及びそ
の上の第２のエピタキシヤル半導体層を取除き、
該部に残された第１のエピタキシヤル半導体層に
第１半導体素子を形成するとともに上記埋込層上
の第２エピタキシヤル半導体層に第２の半導体素
子を形成することを特徴とする半導体集積回路装
置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11269577A JPS5447493A (en) | 1977-09-21 | 1977-09-21 | Semiconductor integrated circuit device and production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11269577A JPS5447493A (en) | 1977-09-21 | 1977-09-21 | Semiconductor integrated circuit device and production of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447493A JPS5447493A (en) | 1979-04-14 |
| JPS6138619B2 true JPS6138619B2 (ja) | 1986-08-30 |
Family
ID=14593164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11269577A Granted JPS5447493A (en) | 1977-09-21 | 1977-09-21 | Semiconductor integrated circuit device and production of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5447493A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| JPH0834260B2 (ja) * | 1988-11-21 | 1996-03-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1977
- 1977-09-21 JP JP11269577A patent/JPS5447493A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447493A (en) | 1979-04-14 |
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