JP3343225B2 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は，バイアホールを備
える半導体装置の製造方法および半導体装置に関する。
える半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】一般に，ＭＭＩＣ（高周波モノリシック
集積回路）では，半導体基板の使用面積の拡大により回
路の小型化及び高集積化を図るために，半導体基板の表
面及び裏面の双方を使用する構成が用いられる。一般
に，該構成では，バイアホール，即ち表面側から裏面側
へ半導体基板を貫通する配線用の貫通孔を形成すること
により，表面と裏面との間の配線接続が可能となる。従
来，半導体基板の表面及び裏面の双方を使用する構成で
は，表面に回路が形成され裏面全体に該回路の接地用金
属が形成される。尚，高速動作が要求されるＭＭＩＣで
は，化合物半導体であるＧａＡｓからなる半導体基板が
使用される場合がある。
集積回路）では，半導体基板の使用面積の拡大により回
路の小型化及び高集積化を図るために，半導体基板の表
面及び裏面の双方を使用する構成が用いられる。一般
に，該構成では，バイアホール，即ち表面側から裏面側
へ半導体基板を貫通する配線用の貫通孔を形成すること
により，表面と裏面との間の配線接続が可能となる。従
来，半導体基板の表面及び裏面の双方を使用する構成で
は，表面に回路が形成され裏面全体に該回路の接地用金
属が形成される。尚，高速動作が要求されるＭＭＩＣで
は，化合物半導体であるＧａＡｓからなる半導体基板が
使用される場合がある。
【０００３】ここで，従来の半導体装置の製造方法につ
いて，ＧａＡｓ基板を使用し表面側の回路に化合物半導
体ＦＥＴが含まれており該ＦＥＴのソースがバイヤホー
ルを介して裏面側の接地用金属に配線接続されるＭＭＩ
Ｃを例に挙げて説明する。従来の半導体装置の製造方法
では，ＧａＡｓ基板の表面にＦＥＴ領域を形成し，次
に，ウェハ全体に裏面研磨を行ってＧａＡｓ基板を所定
の厚さにし，次に，表面側から裏面側に該ＧａＡｓ基板
を貫通するソースバイヤホールを形成して，最後に，メ
タライゼーションによりＦＥＴ領域（表面側）と裏面側
との配線接続が実現される。
いて，ＧａＡｓ基板を使用し表面側の回路に化合物半導
体ＦＥＴが含まれており該ＦＥＴのソースがバイヤホー
ルを介して裏面側の接地用金属に配線接続されるＭＭＩ
Ｃを例に挙げて説明する。従来の半導体装置の製造方法
では，ＧａＡｓ基板の表面にＦＥＴ領域を形成し，次
に，ウェハ全体に裏面研磨を行ってＧａＡｓ基板を所定
の厚さにし，次に，表面側から裏面側に該ＧａＡｓ基板
を貫通するソースバイヤホールを形成して，最後に，メ
タライゼーションによりＦＥＴ領域（表面側）と裏面側
との配線接続が実現される。
【０００４】
【発明が解決しようとする課題】しかしながら，上記従
来の半導体装置の製造方法では，半導体基板を１００μ
ｍ以下に研磨した後，ソースバイヤホール形成を進める
必要がある。これは，ソースバイヤホールの裏面側開口
パターンの口径（孔径）を抑制し，接地用金属とソース
電極との間の抵抗値を低減し，化合物半導体ＦＥＴの出
力特性を向上させるためである。しかし，この様に半導
体基板を薄くすると，半導体基板の強度が低下する。
来の半導体装置の製造方法では，半導体基板を１００μ
ｍ以下に研磨した後，ソースバイヤホール形成を進める
必要がある。これは，ソースバイヤホールの裏面側開口
パターンの口径（孔径）を抑制し，接地用金属とソース
電極との間の抵抗値を低減し，化合物半導体ＦＥＴの出
力特性を向上させるためである。しかし，この様に半導
体基板を薄くすると，半導体基板の強度が低下する。
【０００５】また，半導体基板には，ソースバイヤホー
ル形成前にＦＥＴ領域の形成その他のプロセスでストレ
スが蓄積されて，反りなどの変形が生じる場合がある。
通常のウェハ処理は，変形のない平坦なウェハを想定し
て行われる。したがって，処理するウェハに変形が生じ
ていると，ウェハ処理工程の各種機械的な作業によりウ
ェハに物理的な力がかかり易い。結果として，従来の半
導体装置の製造方法は，バイヤホール形成時或いはその
後の処理工程でウエハが割れる可能性が大きく，ウエハ
の大径化に不適である。
ル形成前にＦＥＴ領域の形成その他のプロセスでストレ
スが蓄積されて，反りなどの変形が生じる場合がある。
通常のウェハ処理は，変形のない平坦なウェハを想定し
て行われる。したがって，処理するウェハに変形が生じ
ていると，ウェハ処理工程の各種機械的な作業によりウ
ェハに物理的な力がかかり易い。結果として，従来の半
導体装置の製造方法は，バイヤホール形成時或いはその
後の処理工程でウエハが割れる可能性が大きく，ウエハ
の大径化に不適である。
【０００６】さらに，かかるウェハの割れを回避するに
は，例えばアルミナ基板（サファイア基板）へ半導体基
板を予め張り付けて研磨工程以降を進める必要がある。
しかし，かかる方法では，工程が複雑化する。本発明
は，従来の半導体装置の製造方法が有する上記その他の
問題点に鑑みて成されたものである。
は，例えばアルミナ基板（サファイア基板）へ半導体基
板を予め張り付けて研磨工程以降を進める必要がある。
しかし，かかる方法では，工程が複雑化する。本発明
は，従来の半導体装置の製造方法が有する上記その他の
問題点に鑑みて成されたものである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，バイアホールを備えた半
導体装置の製造方法であって，半導体基板において素子
領域が形成される表面にリセスを形成するリセス形成工
程と，リセスの内部に素子領域を形成する素子領域形成
工程と，リセスの内部と半導体基板の裏面とで開口し半
導体基板を貫通するバイアホールを形成するバイアホー
ル形成工程と，バイアホールを介して表面から裏面に至
り表面上で素子領域に接続される配線構造を形成する配
線構造形成工程と，を含む構成を採用する。
に，請求項１に記載の発明は，バイアホールを備えた半
導体装置の製造方法であって，半導体基板において素子
領域が形成される表面にリセスを形成するリセス形成工
程と，リセスの内部に素子領域を形成する素子領域形成
工程と，リセスの内部と半導体基板の裏面とで開口し半
導体基板を貫通するバイアホールを形成するバイアホー
ル形成工程と，バイアホールを介して表面から裏面に至
り表面上で素子領域に接続される配線構造を形成する配
線構造形成工程と，を含む構成を採用する。
【０００８】ここで，表面とは，半導体基板の一方の主
面である。また，裏面とは，半導体基板の他方の主面で
あり，半導体基板においていずれか一方の主面を表面と
考えた場合に成立する概念である。尚，通常の半導体基
板では，表面と裏面とは，相互に略平行でかつ相互に反
対方向を向いている。また，リセスとは，例えば溝或い
は窪みや凹み等，半導体基板の主面において半導体基板
の内部側に奥まっている部分をいう。
面である。また，裏面とは，半導体基板の他方の主面で
あり，半導体基板においていずれか一方の主面を表面と
考えた場合に成立する概念である。尚，通常の半導体基
板では，表面と裏面とは，相互に略平行でかつ相互に反
対方向を向いている。また，リセスとは，例えば溝或い
は窪みや凹み等，半導体基板の主面において半導体基板
の内部側に奥まっている部分をいう。
【０００９】かかる構成では，リセス形成工程で半導体
基板表面のバイアホール開口予定部分にリセスを形成す
るために，バイアホールの両開口部間の距離を短くする
ことができる。さらにまた，バイヤホールの形成に裏面
側からのエッチングを適用する場合に，該エッチングを
低アスペクト比化することが可能であり，更に，該エッ
チングにおけるサイドエッチングを抑制することができ
る。結果として，該エッチングの精度が向上し，例えば
バイヤホールの口径拡大や形状変形等のエッチングによ
るゆがみが抑制される。
基板表面のバイアホール開口予定部分にリセスを形成す
るために，バイアホールの両開口部間の距離を短くする
ことができる。さらにまた，バイヤホールの形成に裏面
側からのエッチングを適用する場合に，該エッチングを
低アスペクト比化することが可能であり，更に，該エッ
チングにおけるサイドエッチングを抑制することができ
る。結果として，該エッチングの精度が向上し，例えば
バイヤホールの口径拡大や形状変形等のエッチングによ
るゆがみが抑制される。
【００１０】さらに，本構成では，必ずしもバイアホー
ル形成のために半導体基板を薄くする必要がなく，半導
体基板の強度を劣化させずに済む。結果として，本構成
では，ウェハの割れ（亀裂，破断，欠け等）を低減する
ことが可能となる。尚，本構成では，リセスの形状（深
さなど）やリセス内部でのバイアホールの開口位置など
を調整することにより，バイアホールの両開口部間の距
離を制御することができる。さらに，リセスの内部に素
子領域を形成する素子領域形成工程を含む構成を採用す
る。かかる構成では，素子領域と裏面との距離が小さく
なるため，素子領域で発生する熱を容易に裏面側に逃が
すことができる。
ル形成のために半導体基板を薄くする必要がなく，半導
体基板の強度を劣化させずに済む。結果として，本構成
では，ウェハの割れ（亀裂，破断，欠け等）を低減する
ことが可能となる。尚，本構成では，リセスの形状（深
さなど）やリセス内部でのバイアホールの開口位置など
を調整することにより，バイアホールの両開口部間の距
離を制御することができる。さらに，リセスの内部に素
子領域を形成する素子領域形成工程を含む構成を採用す
る。かかる構成では，素子領域と裏面との距離が小さく
なるため，素子領域で発生する熱を容易に裏面側に逃が
すことができる。
【００１１】また，請求項２に記載の発明は，裏面側か
らの半導体基板の研磨によってリセスの底部を抜くこと
によりバイアホールが形成される構成を採用する。かか
る構成では，裏面側からのエッチング以外の方法で，バ
イアホールを形成することができる。通常のエッチング
ではサイドエッチングの影響により形成パターンが拡が
るために，裏面側からのエッチングでバイアホールを形
成すると半導体基板裏面の使用領域や開口パターンが制
限される。これに対して，本構成では，バイアホール形
成工程でのバイアホール開口パターンの拡大が抑制さ
れ，半導体基板裏面の当該制限が緩和される。
らの半導体基板の研磨によってリセスの底部を抜くこと
によりバイアホールが形成される構成を採用する。かか
る構成では，裏面側からのエッチング以外の方法で，バ
イアホールを形成することができる。通常のエッチング
ではサイドエッチングの影響により形成パターンが拡が
るために，裏面側からのエッチングでバイアホールを形
成すると半導体基板裏面の使用領域や開口パターンが制
限される。これに対して，本構成では，バイアホール形
成工程でのバイアホール開口パターンの拡大が抑制さ
れ，半導体基板裏面の当該制限が緩和される。
【００１２】
【００１３】さらに，請求項３に記載の発明のように，
裏面にバイアホールの開口予定部を含む他のリセスを形
成する他のリセス形成工程を含む構成を採用することも
できる。かかる構成では，表面のリセスと裏面の他のリ
セスとの一方又は双方の調整により，バイアホールの両
開口部間の距離を縮めることができる。裏面の他のリセ
スは，請求項４に記載の発明のように，表面のリセスと
対向するように，表面のリセス直下の半導体基板の裏面
に形成することができる。
裏面にバイアホールの開口予定部を含む他のリセスを形
成する他のリセス形成工程を含む構成を採用することも
できる。かかる構成では，表面のリセスと裏面の他のリ
セスとの一方又は双方の調整により，バイアホールの両
開口部間の距離を縮めることができる。裏面の他のリセ
スは，請求項４に記載の発明のように，表面のリセスと
対向するように，表面のリセス直下の半導体基板の裏面
に形成することができる。
【００１４】さらに，請求項５に記載の発明では，裏面
上の配線構造にインピーダンス調整手段を形成するイン
ピーダンス調整手段形成工程を含む構成を採用する。か
かる構成では，インピーダンス調整手段を介して，素子
領域の回路定数を調整可能であり，例えばインピーダン
ス整合などを容易に実現することができる。
上の配線構造にインピーダンス調整手段を形成するイン
ピーダンス調整手段形成工程を含む構成を採用する。か
かる構成では，インピーダンス調整手段を介して，素子
領域の回路定数を調整可能であり，例えばインピーダン
ス整合などを容易に実現することができる。
【００１５】また，上記課題を解決するために，請求項
６に記載の発明は，素子領域が形成された表面と裏面と
を有する半導体基板と，表面と裏面とで開口し半導体基
板を貫通するバイアホールと，バイアホールを介して表
面から裏面に至り表面上で素子領域に接続される配線構
造と，を備える半導体装置であって，表面はリセスを有
し，バイアホールがリセスの内部で開口し，素子領域
は，リセスの内部に形成される構成を採用する。
６に記載の発明は，素子領域が形成された表面と裏面と
を有する半導体基板と，表面と裏面とで開口し半導体基
板を貫通するバイアホールと，バイアホールを介して表
面から裏面に至り表面上で素子領域に接続される配線構
造と，を備える半導体装置であって，表面はリセスを有
し，バイアホールがリセスの内部で開口し，素子領域
は，リセスの内部に形成される構成を採用する。
【００１６】かかる構成では，リセスの形状やリセス内
部でのバイアホールの開口位置などを調整することによ
り，バイアホールの両開口部間の距離を調整することが
できる。したがって，バイヤホールの形成に裏面側から
のエッチングを適用する場合に，該エッチングの低アス
ペクト比化を図ることが可能であり，更に，該エッチン
グでのサイドエッチングを抑制することができる。結果
として，該エッチングの精度が向上し，例えばバイヤホ
ールの口径拡大や形状変形等のエッチングパターンのゆ
がみが抑制される。
部でのバイアホールの開口位置などを調整することによ
り，バイアホールの両開口部間の距離を調整することが
できる。したがって，バイヤホールの形成に裏面側から
のエッチングを適用する場合に，該エッチングの低アス
ペクト比化を図ることが可能であり，更に，該エッチン
グでのサイドエッチングを抑制することができる。結果
として，該エッチングの精度が向上し，例えばバイヤホ
ールの口径拡大や形状変形等のエッチングパターンのゆ
がみが抑制される。
【００１７】さらにまた，本構成では，必ずしもバイア
ホール形成のために半導体基板を薄くする必要がなく，
半導体基板の強度を劣化させずに済む。結果として，本
構成では，ウェハの割れ（亀裂，破断，欠け等）を低減
することが可能となる。
ホール形成のために半導体基板を薄くする必要がなく，
半導体基板の強度を劣化させずに済む。結果として，本
構成では，ウェハの割れ（亀裂，破断，欠け等）を低減
することが可能となる。
【００１８】さらに，かかる構成では，素子領域と裏面
との距離が小さくなるため，素子領域で発生する熱を容
易に裏面側に逃がすことができる。したがって，熱によ
る能動素子領域の特性劣化を低減することができる。
との距離が小さくなるため，素子領域で発生する熱を容
易に裏面側に逃がすことができる。したがって，熱によ
る能動素子領域の特性劣化を低減することができる。
【００１９】さらに，請求項７に記載の発明は，裏面は
他のリセスを有し，バイアホールが他のリセスの内部で
開口する構成を採用する。他のリセスは，請求項８に記
載の発明のように，リセスと対向するように，リセス直
下の半導体基板の裏面に形成することができる。かかる
構成では，表面のリセスと裏面の他のリセスとの一方又
は双方を調整することにより，バイアホールの両開口部
間の距離を縮めることができる。即ち，バイアホールの
両開口部間の距離調整の自由度が向上する。
他のリセスを有し，バイアホールが他のリセスの内部で
開口する構成を採用する。他のリセスは，請求項８に記
載の発明のように，リセスと対向するように，リセス直
下の半導体基板の裏面に形成することができる。かかる
構成では，表面のリセスと裏面の他のリセスとの一方又
は双方を調整することにより，バイアホールの両開口部
間の距離を縮めることができる。即ち，バイアホールの
両開口部間の距離調整の自由度が向上する。
【００２０】また，請求項９に記載の発明は，裏面上の
配線構造には，インピーダンス調整手段が形成されてい
る構成を採用する。特にＭＭＩＣ等の高周波を使用する
半導体装置ではインピーダンス調整手段はインピーダン
ス整合を実現するために不可欠な構成要素であるが，請
求項９に記載の発明にかかる構成では，インピーダンス
調整手段の全部又は一部を半導体基板の裏面に設けるこ
とができる。したがって，半導体基板の表面に設けられ
る素子領域の大きさやパターン等の配置条件の自由度を
向上させることができる。
配線構造には，インピーダンス調整手段が形成されてい
る構成を採用する。特にＭＭＩＣ等の高周波を使用する
半導体装置ではインピーダンス調整手段はインピーダン
ス整合を実現するために不可欠な構成要素であるが，請
求項９に記載の発明にかかる構成では，インピーダンス
調整手段の全部又は一部を半導体基板の裏面に設けるこ
とができる。したがって，半導体基板の表面に設けられ
る素子領域の大きさやパターン等の配置条件の自由度を
向上させることができる。
【００２１】尚，インピーダンス調整手段は，請求項１
０に記載の発明のようにインダクタを含むもの，或い
は，請求項１１に記載の発明のように，コンダクタを含
むものを適用することができる。
０に記載の発明のようにインダクタを含むもの，或い
は，請求項１１に記載の発明のように，コンダクタを含
むものを適用することができる。
【００２２】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
【００２３】（第１実施形態）第１実施形態について，
図１（図１（ａ）〜図１（ｄ））を参照しながら説明す
る。ここで，図１は，本実施形態にかかる半導体装置の
製造方法についての工程説明図である。
図１（図１（ａ）〜図１（ｄ））を参照しながら説明す
る。ここで，図１は，本実施形態にかかる半導体装置の
製造方法についての工程説明図である。
【００２４】（１）まず，図１（ａ）に示すように，半
導体基板に相当するＧａＡｓ基板１０２表面に，リセス
１００を形成する（第１工程）。本工程においてリセス
１００は，例えばウェットエッチングやドライエッチン
グ等によって形成することができる。尚，本実施形態に
おいて，かかるリセス１００の底部には，ＧａＡｓ基板
１０２表面でのソースバイヤホール１１６（図１
（ｄ））の開口予定位置（以下，「ソースバイヤホール
領域」という。）１０６が含まれている。
導体基板に相当するＧａＡｓ基板１０２表面に，リセス
１００を形成する（第１工程）。本工程においてリセス
１００は，例えばウェットエッチングやドライエッチン
グ等によって形成することができる。尚，本実施形態に
おいて，かかるリセス１００の底部には，ＧａＡｓ基板
１０２表面でのソースバイヤホール１１６（図１
（ｄ））の開口予定位置（以下，「ソースバイヤホール
領域」という。）１０６が含まれている。
【００２５】本工程において，リセス１００を形成のた
めの該エッチングのエッチング深さは，ＧａＡｓ基板１
０２の最終的な厚さｄ（図１（ｄ））とおよそ一致する
ように行う。後述のように，本実施形態では，この様に
エッチング深さを調整することにより，ＧａＡｓ基板１
０２の裏面研磨時にバイアホールが形成されることとな
る。
めの該エッチングのエッチング深さは，ＧａＡｓ基板１
０２の最終的な厚さｄ（図１（ｄ））とおよそ一致する
ように行う。後述のように，本実施形態では，この様に
エッチング深さを調整することにより，ＧａＡｓ基板１
０２の裏面研磨時にバイアホールが形成されることとな
る。
【００２６】（２）次に，図１（ｂ）に示すように，Ｇ
ａＡｓ基板１０２表面にＦＥＴ領域（ＦＥＴチャネル領
域）１０８を形成する（第２工程）。まず，本工程で
は，例えばイオン注入法による不純物導入や例えばＭＢ
Ｅ（分子線エピタキシ）法或いはＭＯＣＶＤ（有機金属
化学的気相成長）法等による結晶成長により，不純物導
入層１０９を形成する。さらに，本工程では，例えばイ
オン注入法によりＧａＡｓ基板１０２表面側から不純物
導入層１０９に選択的に不純物導入を行い，ＦＥＴ領域
１０８を形成する。本実施形態において，かかるＦＥＴ
領域１０８は，リセス１００外部に形成される。
ａＡｓ基板１０２表面にＦＥＴ領域（ＦＥＴチャネル領
域）１０８を形成する（第２工程）。まず，本工程で
は，例えばイオン注入法による不純物導入や例えばＭＢ
Ｅ（分子線エピタキシ）法或いはＭＯＣＶＤ（有機金属
化学的気相成長）法等による結晶成長により，不純物導
入層１０９を形成する。さらに，本工程では，例えばイ
オン注入法によりＧａＡｓ基板１０２表面側から不純物
導入層１０９に選択的に不純物導入を行い，ＦＥＴ領域
１０８を形成する。本実施形態において，かかるＦＥＴ
領域１０８は，リセス１００外部に形成される。
【００２７】（３）次に，図１（ｃ）に示すように，ソ
ースパッド１１０及び配線層１１２を，ＧａＡｓ基板１
０２表面に形成する（第３工程）。本工程では，まず，
ソースバイアホール領域１０６にソースパッド１１０を
形成し，次に，ＧａＡｓ基板１０２表面の該ソースパッ
ド１１０及びＦＥＴ領域１０８以外の部分を層間絶縁膜
１１４で被覆する。さらに，本工程では，ソースパッド
１１０とＦＥＴ領域１０８とを電気的に接続する配線層
１１２を層間絶縁膜１１４上に形成して，次に，ＦＥＴ
領域１０８とソースパッド１１０と配線層１１２とをパ
ッシベーション膜１１５で被覆する。
ースパッド１１０及び配線層１１２を，ＧａＡｓ基板１
０２表面に形成する（第３工程）。本工程では，まず，
ソースバイアホール領域１０６にソースパッド１１０を
形成し，次に，ＧａＡｓ基板１０２表面の該ソースパッ
ド１１０及びＦＥＴ領域１０８以外の部分を層間絶縁膜
１１４で被覆する。さらに，本工程では，ソースパッド
１１０とＦＥＴ領域１０８とを電気的に接続する配線層
１１２を層間絶縁膜１１４上に形成して，次に，ＦＥＴ
領域１０８とソースパッド１１０と配線層１１２とをパ
ッシベーション膜１１５で被覆する。
【００２８】尚，本実施形態において，ソースパッド１
１０及び／又は配線層１１２は，例えばＣｕやＡｌ等の
所定の金属から形成することができる。また，ソースパ
ッド１１０及び／又は配線層１１２は，例えば，電子ビ
ーム（ＥＢ）蒸着やスパッタリング法等による原料金属
の薄膜形成と該原料金属薄膜のパターニングとを経て形
成することができる。
１０及び／又は配線層１１２は，例えばＣｕやＡｌ等の
所定の金属から形成することができる。また，ソースパ
ッド１１０及び／又は配線層１１２は，例えば，電子ビ
ーム（ＥＢ）蒸着やスパッタリング法等による原料金属
の薄膜形成と該原料金属薄膜のパターニングとを経て形
成することができる。
【００２９】（４）次に，図１（ｄ）に示すように，リ
セス１００底部とＧａＡｓ基板１０２裏面とで開口しＧ
ａＡｓ基板１０２を貫通するソースバイアホール１１６
を形成する（第４工程）。本工程において，ソースバイ
アホール１１６は，裏面研磨によりＧａＡｓ基板１０２
を所望の厚さｄまで削ってリセス１００底部のソースバ
イアホール領域１０６を抜くことにより行われる。
セス１００底部とＧａＡｓ基板１０２裏面とで開口しＧ
ａＡｓ基板１０２を貫通するソースバイアホール１１６
を形成する（第４工程）。本工程において，ソースバイ
アホール１１６は，裏面研磨によりＧａＡｓ基板１０２
を所望の厚さｄまで削ってリセス１００底部のソースバ
イアホール領域１０６を抜くことにより行われる。
【００３０】（５）次に，図１（ｄ）に示すように，配
線層１１２とソースパッド１１０とバックメタル１１８
とから構成される配線構造を形成する（第５工程）。本
工程では，ソースバイアホール１１６が開口したＧａＡ
ｓ基板１０２裏面の略全体にバックメタル１１８を形成
する。ソースバイアホール１１６内部ではソースパッド
１１０裏面がＧａＡｓ基板１０２裏面側に露出している
ため，本工程では，ソースバイアホール１１６内部にお
いてバックメタル１１８とソースパッド１１０とが接触
し合い相互に接続される。本実施形態において，バック
メタル１１８は，例えばＡｕから形成することができ
る。
線層１１２とソースパッド１１０とバックメタル１１８
とから構成される配線構造を形成する（第５工程）。本
工程では，ソースバイアホール１１６が開口したＧａＡ
ｓ基板１０２裏面の略全体にバックメタル１１８を形成
する。ソースバイアホール１１６内部ではソースパッド
１１０裏面がＧａＡｓ基板１０２裏面側に露出している
ため，本工程では，ソースバイアホール１１６内部にお
いてバックメタル１１８とソースパッド１１０とが接触
し合い相互に接続される。本実施形態において，バック
メタル１１８は，例えばＡｕから形成することができ
る。
【００３１】（６）尚，言うまでもなく，本実施形態に
かかる製造方法では，例えば他のウェハ処理工程或いは
組立工程や検査工程等を経て，本実施の形態にかかる半
導体装置が製造される。
かかる製造方法では，例えば他のウェハ処理工程或いは
組立工程や検査工程等を経て，本実施の形態にかかる半
導体装置が製造される。
【００３２】以上説明した本実施形態にかかる半導体装
置の製造方法では，第１工程でＧａＡｓ基板表面のソー
スバイヤホール領域に予めリセスが形成されて，第４工
程でＧａＡｓ基板の裏面研磨によってリセスの底部を抜
くことによりバイアホールが形成される。したがって，
本実施形態にかかる半導体装置の製造方法では，ＧａＡ
ｓ基板を薄く削った後の複雑なバイヤホール加工プロセ
スを必要としない。さらに，本実施形態では，ＧａＡｓ
基板裏面は略平坦な基板面のままである。したがって，
本実施形態によれば，プロセス工程の短縮と歩留り向上
が期待できる。
置の製造方法では，第１工程でＧａＡｓ基板表面のソー
スバイヤホール領域に予めリセスが形成されて，第４工
程でＧａＡｓ基板の裏面研磨によってリセスの底部を抜
くことによりバイアホールが形成される。したがって，
本実施形態にかかる半導体装置の製造方法では，ＧａＡ
ｓ基板を薄く削った後の複雑なバイヤホール加工プロセ
スを必要としない。さらに，本実施形態では，ＧａＡｓ
基板裏面は略平坦な基板面のままである。したがって，
本実施形態によれば，プロセス工程の短縮と歩留り向上
が期待できる。
【００３３】尚，一般に，ＧａＡｓ基板は，比較的大き
な帯域ギャップと大きなキャリア移動度を持ちＳｉ基板
より抵抗値が大きくまた高速動作性が期待できる。一方
で，ＧａＡｓ基板は，Ｓｉ基板よりももろく強度が小さ
い。したがって，本実施形態をＧａＡｓ基板使用の高周
波半導体装置（例えばＭＭＩＣ）に適用すれば，基板の
強度を確保するとともに大きな応力の発生を抑えること
が可能となり，歩留まりの向上を図ることができる。
な帯域ギャップと大きなキャリア移動度を持ちＳｉ基板
より抵抗値が大きくまた高速動作性が期待できる。一方
で，ＧａＡｓ基板は，Ｓｉ基板よりももろく強度が小さ
い。したがって，本実施形態をＧａＡｓ基板使用の高周
波半導体装置（例えばＭＭＩＣ）に適用すれば，基板の
強度を確保するとともに大きな応力の発生を抑えること
が可能となり，歩留まりの向上を図ることができる。
【００３４】（第２実施形態）第２実施形態について，
図２（図２（ａ）〜図２（ｃ））を参照しながら説明す
る。尚，図２は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
図２（図２（ａ）〜図２（ｃ））を参照しながら説明す
る。尚，図２は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
【００３５】（１）まず，図２（ａ）に示すように，半
導体基板に相当するＧａＡｓ基板２０２表面に，リセス
に相当するリセス２００を形成する（第１工程）。本工
程において，リセス２００は，例えばウェットエッチン
グやドライエッチング等により形成することができる。
尚，本実施形態では，該リセス２００の底部には，ソー
スバイアホール領域２０６とＦＥＴ形成予定領域２２０
とが含まれており，図１（ａ）に示す上記第１実施形態
にかかるリセス１００よりも大きな口径で形成されてい
る。
導体基板に相当するＧａＡｓ基板２０２表面に，リセス
に相当するリセス２００を形成する（第１工程）。本工
程において，リセス２００は，例えばウェットエッチン
グやドライエッチング等により形成することができる。
尚，本実施形態では，該リセス２００の底部には，ソー
スバイアホール領域２０６とＦＥＴ形成予定領域２２０
とが含まれており，図１（ａ）に示す上記第１実施形態
にかかるリセス１００よりも大きな口径で形成されてい
る。
【００３６】（２）次に，上記ＦＥＴ形成予定領域２２
０にＦＥＴ領域２０８を形成する（第２工程）。まず，
本工程では，例えばイオン注入法による不純物導入や例
えばＭＢＥ法或いはＭＯＣＶＤ法等による結晶成長によ
り，不純物導入層２０９が形成される。さらに，本工程
では，例えばイオン注入法によりＦＥＴ形成予定領域２
２０の不純物導入層２０９に選択的に不純物導入を行
い，ＦＥＴ領域２０８を形成する。結果として，リセス
２００底部にＦＥＴ領域２０８が形成される。
０にＦＥＴ領域２０８を形成する（第２工程）。まず，
本工程では，例えばイオン注入法による不純物導入や例
えばＭＢＥ法或いはＭＯＣＶＤ法等による結晶成長によ
り，不純物導入層２０９が形成される。さらに，本工程
では，例えばイオン注入法によりＦＥＴ形成予定領域２
２０の不純物導入層２０９に選択的に不純物導入を行
い，ＦＥＴ領域２０８を形成する。結果として，リセス
２００底部にＦＥＴ領域２０８が形成される。
【００３７】（３）次に，図２（ｂ）に示すように，ソ
ースパッド２１０及び配線層２１２を，ＧａＡｓ基板２
０２表面に形成する（第３工程）。本工程では，まず，
リセス２００底部のソースバイアホール領域２０６の不
純物導入層２０９を除去して該除去部分にソースパッド
２１０を形成し，次に，ＧａＡｓ基板２０２表面の該ソ
ースパッド２１０及びＦＥＴ領域２０８以外の部分を層
間絶縁膜２１４で被覆する。次に，ソースパッド２１０
とＦＥＴ領域２０８とを電気的に接続する配線層２１２
を層間絶縁膜２１４上に形成して，次に，ＦＥＴ領域２
０８とソースパッド２１０と配線層２１２とをパッシベ
ーション膜２１５で被覆する。
ースパッド２１０及び配線層２１２を，ＧａＡｓ基板２
０２表面に形成する（第３工程）。本工程では，まず，
リセス２００底部のソースバイアホール領域２０６の不
純物導入層２０９を除去して該除去部分にソースパッド
２１０を形成し，次に，ＧａＡｓ基板２０２表面の該ソ
ースパッド２１０及びＦＥＴ領域２０８以外の部分を層
間絶縁膜２１４で被覆する。次に，ソースパッド２１０
とＦＥＴ領域２０８とを電気的に接続する配線層２１２
を層間絶縁膜２１４上に形成して，次に，ＦＥＴ領域２
０８とソースパッド２１０と配線層２１２とをパッシベ
ーション膜２１５で被覆する。
【００３８】尚，本実施形態において，ソースパッド２
１０及び／又は配線層２１２は，例えばＣｕやＡｌ等の
所定の金属から形成することができる。また，ソースパ
ッド２１０及び／又は配線層２１２は，例えば，電子ビ
ーム蒸着やスパッタリング法等による原料金属の薄膜形
成と原料金属薄膜のパターニングとを経て形成すること
ができる。
１０及び／又は配線層２１２は，例えばＣｕやＡｌ等の
所定の金属から形成することができる。また，ソースパ
ッド２１０及び／又は配線層２１２は，例えば，電子ビ
ーム蒸着やスパッタリング法等による原料金属の薄膜形
成と原料金属薄膜のパターニングとを経て形成すること
ができる。
【００３９】（４）次に，図２（ｃ）に示すように，ソ
ースバイアホール領域２０６とＧａＡｓ基板２０２裏面
とで開口しＧａＡｓ基板２０２を貫通するソースバイア
ホール２１６を形成する（第４工程）。本工程では，ソ
ースパッド２１０裏面が露出するまでＧａＡｓ基板２０
２を裏面側からエッチングすることにより，ソースバイ
アホール２１６が形成される。
ースバイアホール領域２０６とＧａＡｓ基板２０２裏面
とで開口しＧａＡｓ基板２０２を貫通するソースバイア
ホール２１６を形成する（第４工程）。本工程では，ソ
ースパッド２１０裏面が露出するまでＧａＡｓ基板２０
２を裏面側からエッチングすることにより，ソースバイ
アホール２１６が形成される。
【００４０】（５）次に，配線層２１２とソースパッド
２１０とバックメタル２１８とから構成される配線構造
を形成する（第５工程）。本工程では，ソースバイアホ
ール２１６が開口したＧａＡｓ基板２０２裏面の略全体
にバックメタル２１８を形成する。上記ソースバイアホ
ール２１６内部ではソースパッド２１０裏面がＧａＡｓ
基板２０２裏面側に露出しているため，本工程では，ソ
ースバイアホール２１６内部でバックメタル２１８とソ
ースパッド２１０とが接触し合い相互に接続される。本
実施形態において，バックメタル２１８は，例えばＡｕ
から形成することができる。
２１０とバックメタル２１８とから構成される配線構造
を形成する（第５工程）。本工程では，ソースバイアホ
ール２１６が開口したＧａＡｓ基板２０２裏面の略全体
にバックメタル２１８を形成する。上記ソースバイアホ
ール２１６内部ではソースパッド２１０裏面がＧａＡｓ
基板２０２裏面側に露出しているため，本工程では，ソ
ースバイアホール２１６内部でバックメタル２１８とソ
ースパッド２１０とが接触し合い相互に接続される。本
実施形態において，バックメタル２１８は，例えばＡｕ
から形成することができる。
【００４１】（６）尚，言うまでもなく，本実施形態に
かかる製造方法では，例えば他のウェハ処理工程或いは
組立工程や検査工程等を経て，本実施の形態にかかる半
導体装置が製造される。
かかる製造方法では，例えば他のウェハ処理工程或いは
組立工程や検査工程等を経て，本実施の形態にかかる半
導体装置が製造される。
【００４２】以上説明したように本実施形態では，ソー
スバイヤホール部分に加えてＦＥＴ領域もリセスの底部
に形成されている。したがって，ＦＥＴ領域において，
ＧａＡｓ基板の薄層化が図られるため，ＦＥＴ領域の熱
抵抗を低減することができる。また，本実施形態では，
上記第１実施形態に比べて，リセスの開口面積を拡大す
ることができるため，ＧａＡｓ基板表面側の穴あけ加工
が容易化される。
スバイヤホール部分に加えてＦＥＴ領域もリセスの底部
に形成されている。したがって，ＦＥＴ領域において，
ＧａＡｓ基板の薄層化が図られるため，ＦＥＴ領域の熱
抵抗を低減することができる。また，本実施形態では，
上記第１実施形態に比べて，リセスの開口面積を拡大す
ることができるため，ＧａＡｓ基板表面側の穴あけ加工
が容易化される。
【００４３】（第３実施形態）第３実施形態について，
図３（図３（ａ）〜図３（ｃ））を参照しながら説明す
る。尚，図３は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
図３（図３（ａ）〜図３（ｃ））を参照しながら説明す
る。尚，図３は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
【００４４】図３に示すように，本実施形態にかかる半
導体装置は，ＧａＡｓ基板の裏面に本実施形態にかかる
溝３００’を形成することを除き，図２に示す上記第２
実施形態にかかる半導体装置と略同一である。ここで，
図３（ａ）に示す工程は，図２（ａ）に示す上記第２実
施形態にかかる第１工程及び第２工程に相当する。ま
た，図３（ｂ）に示す工程は，図２（ｂ）に示す上記第
２実施形態にかかる第３工程に相当する。また，図３
（ｃ）に示す工程は，図２（ｃ）に示す上記第２実施形
態にかかる第４工程及び第５工程に相当する。
導体装置は，ＧａＡｓ基板の裏面に本実施形態にかかる
溝３００’を形成することを除き，図２に示す上記第２
実施形態にかかる半導体装置と略同一である。ここで，
図３（ａ）に示す工程は，図２（ａ）に示す上記第２実
施形態にかかる第１工程及び第２工程に相当する。ま
た，図３（ｂ）に示す工程は，図２（ｂ）に示す上記第
２実施形態にかかる第３工程に相当する。また，図３
（ｃ）に示す工程は，図２（ｃ）に示す上記第２実施形
態にかかる第４工程及び第５工程に相当する。
【００４５】尚，図３において，リセス３００は図２の
リセス２００に対応し，ＧａＡｓ基板３０２は図２のＧ
ａＡｓ基板２０２に対応する。また，ＦＥＴ領域３０８
は図２のＦＥＴ領域２０８に対応し，ソースバイアホー
ル３１６は図２のソースバイアホール２１６に対応す
る。さらに，ソースバイアホール領域３０６は図２のソ
ースバイアホール領域２０６に対応し，ＦＥＴ形成予定
領域３２０は図２のＦＥＴ形成予定領域２２０に対応
し，不純物導入層３０９は図２の不純物導入層２０９に
対応する。さらにまた，ソースパッドメタル３１０は図
２のソースパッド２１０に対応し，配線層３１２は図２
の配線層２１２に対応し，バックメタル３１８は図２の
バックメタル２１８に対応する。さらに，層間絶縁膜３
１４は図２の層間絶縁膜２１４に対応し，パッシベーシ
ョン膜３１５は図２のパッシベーション膜２１４に対応
する。
リセス２００に対応し，ＧａＡｓ基板３０２は図２のＧ
ａＡｓ基板２０２に対応する。また，ＦＥＴ領域３０８
は図２のＦＥＴ領域２０８に対応し，ソースバイアホー
ル３１６は図２のソースバイアホール２１６に対応す
る。さらに，ソースバイアホール領域３０６は図２のソ
ースバイアホール領域２０６に対応し，ＦＥＴ形成予定
領域３２０は図２のＦＥＴ形成予定領域２２０に対応
し，不純物導入層３０９は図２の不純物導入層２０９に
対応する。さらにまた，ソースパッドメタル３１０は図
２のソースパッド２１０に対応し，配線層３１２は図２
の配線層２１２に対応し，バックメタル３１８は図２の
バックメタル２１８に対応する。さらに，層間絶縁膜３
１４は図２の層間絶縁膜２１４に対応し，パッシベーシ
ョン膜３１５は図２のパッシベーション膜２１４に対応
する。
【００４６】図３（ａ）に示すように，本実施形態にか
かる半導体装置の製造方法において，他のリセスに相当
する溝３００’は，例えばウェットエッチングやドライ
エッチング等によって形成することができる。本実施形
態において，溝３００’は，ＧａＡｓ基板３０２表面の
リセス３００と対抗するように，リセス３００直下のＧ
ａＡｓ基板３０２裏面に形成される。該溝３００’の奥
部には，ＧａＡｓ基板３０２裏面でのソースバイアホー
ル３１６の開口予定位置であるソースバイアホール領域
３０６’が含まれる。
かる半導体装置の製造方法において，他のリセスに相当
する溝３００’は，例えばウェットエッチングやドライ
エッチング等によって形成することができる。本実施形
態において，溝３００’は，ＧａＡｓ基板３０２表面の
リセス３００と対抗するように，リセス３００直下のＧ
ａＡｓ基板３０２裏面に形成される。該溝３００’の奥
部には，ＧａＡｓ基板３０２裏面でのソースバイアホー
ル３１６の開口予定位置であるソースバイアホール領域
３０６’が含まれる。
【００４７】そして，図３（ｃ）に示すように，本実施
形態にかかる半導体装置の製造方法では，ソースバイア
ホール領域３０６’へのＧａＡｓ基板３０２裏面側から
のエッチングにより，ソースバイアホール領域３０６及
び３０６’で開口しＧａＡｓ基板３０２を貫通するソー
スバイアホール３１６が形成される。
形態にかかる半導体装置の製造方法では，ソースバイア
ホール領域３０６’へのＧａＡｓ基板３０２裏面側から
のエッチングにより，ソースバイアホール領域３０６及
び３０６’で開口しＧａＡｓ基板３０２を貫通するソー
スバイアホール３１６が形成される。
【００４８】以上説明したように本実施形態では，Ｇａ
Ａｓ基板表面のリセスに加えてＧａＡｓ基板裏面に溝が
形成される。そして，本実施形態では，ソースバイアホ
ールがリセスの内部と溝の内部とで開口する。したがっ
て，リセスの形状制御と溝の形状制御とのいずれによっ
ても，ソースバイアホールの両開口部間の距離とＦＥＴ
領域付近の基板厚さとを調整することができる。即ち，
ＧａＡｓ基板表面の回路パターンとの関係でリセスの形
状が制限される場合においても，ＧａＡｓ基板裏面の溝
形状を調整することにより，ソースバイアホールの両開
口部間の距離及びＦＥＴ領域付近の基板厚さを任意に調
整することができる。
Ａｓ基板表面のリセスに加えてＧａＡｓ基板裏面に溝が
形成される。そして，本実施形態では，ソースバイアホ
ールがリセスの内部と溝の内部とで開口する。したがっ
て，リセスの形状制御と溝の形状制御とのいずれによっ
ても，ソースバイアホールの両開口部間の距離とＦＥＴ
領域付近の基板厚さとを調整することができる。即ち，
ＧａＡｓ基板表面の回路パターンとの関係でリセスの形
状が制限される場合においても，ＧａＡｓ基板裏面の溝
形状を調整することにより，ソースバイアホールの両開
口部間の距離及びＦＥＴ領域付近の基板厚さを任意に調
整することができる。
【００４９】結果として，本実施形態によれば，一般的
に用いられている３″φ（直径３００ｍｍウェハ）のＧ
ａＡｓ基板の厚み（〜６００μｍ）で全てのプロセスを
行うことが可能となる。したがって，本実施形態によれ
ば，例えばＧａＡｓ基板の１００μｍ以下の薄厚化に伴
なう割れを回避することが可能となり，高周波半導体装
置の歩留り向上を図ることができる。
に用いられている３″φ（直径３００ｍｍウェハ）のＧ
ａＡｓ基板の厚み（〜６００μｍ）で全てのプロセスを
行うことが可能となる。したがって，本実施形態によれ
ば，例えばＧａＡｓ基板の１００μｍ以下の薄厚化に伴
なう割れを回避することが可能となり，高周波半導体装
置の歩留り向上を図ることができる。
【００５０】（第４実施形態）第４実施形態について，
図４（図４（ａ）及び図４（ｂ））を参照しながら説明
する。尚，図４は，本実施形態にかかる半導体装置の製
造方法についての工程説明図である。
図４（図４（ａ）及び図４（ｂ））を参照しながら説明
する。尚，図４は，本実施形態にかかる半導体装置の製
造方法についての工程説明図である。
【００５１】図４に示すように，本実施形態にかかる半
導体装置は，ＧａＡｓ基板の裏面に本実施形態にかかる
インダクタ４３０を形成することを除き，図２に示す上
記第２実施形態にかかる半導体装置と略同一である。
尚，図４において，リセス４００は図２のリセス２００
に対応し，ＧａＡｓ基板４０２は図２のＧａＡｓ基板２
０２に対応する。また，ＦＥＴ領域４０８は図２のＦＥ
Ｔ領域２０８に対応し，ソースバイアホール４１６は図
２のソースバイアホール２１６に対応する。さらに，ソ
ースバイアホール領域４０６は図２のソースバイアホー
ル領域２０６に対応し，ＦＥＴ形成予定領域４２０は図
２のＦＥＴ形成予定領域２２０に対応し，不純物導入層
４０９は図２の不純物導入層２０９に対応する。さらに
また，ソースパッド４１０は図２のソースパッド２１０
に対応し，配線層４１２は図２の配線層２１２に対応す
る。さらに，層間絶縁膜４１４は図２の層間絶縁膜２１
４に対応し，パッシベーション膜４１５は図２のパッシ
ベーション膜２１４に対応する。
導体装置は，ＧａＡｓ基板の裏面に本実施形態にかかる
インダクタ４３０を形成することを除き，図２に示す上
記第２実施形態にかかる半導体装置と略同一である。
尚，図４において，リセス４００は図２のリセス２００
に対応し，ＧａＡｓ基板４０２は図２のＧａＡｓ基板２
０２に対応する。また，ＦＥＴ領域４０８は図２のＦＥ
Ｔ領域２０８に対応し，ソースバイアホール４１６は図
２のソースバイアホール２１６に対応する。さらに，ソ
ースバイアホール領域４０６は図２のソースバイアホー
ル領域２０６に対応し，ＦＥＴ形成予定領域４２０は図
２のＦＥＴ形成予定領域２２０に対応し，不純物導入層
４０９は図２の不純物導入層２０９に対応する。さらに
また，ソースパッド４１０は図２のソースパッド２１０
に対応し，配線層４１２は図２の配線層２１２に対応す
る。さらに，層間絶縁膜４１４は図２の層間絶縁膜２１
４に対応し，パッシベーション膜４１５は図２のパッシ
ベーション膜２１４に対応する。
【００５２】本実施形態にかかる半導体装置の製造方法
において，インピーダンス調整手段に相当するインダク
タ４３０の形成は，以下のように行うことができる。即
ち，例えば図３に示す上記第３実施形態において溝３０
０’を形成するバイアホールエッチングの代りに，図４
（ａ）に示すように，一様にＧａＡｓ基板４０２裏面を
研磨する。ここで，該研磨は，ＧａＡｓ基板４０２の厚
みが，例えば研磨前の約６００μｍ（３″φ）から研磨
後に３００〜４００μｍとなるように行う。
において，インピーダンス調整手段に相当するインダク
タ４３０の形成は，以下のように行うことができる。即
ち，例えば図３に示す上記第３実施形態において溝３０
０’を形成するバイアホールエッチングの代りに，図４
（ａ）に示すように，一様にＧａＡｓ基板４０２裏面を
研磨する。ここで，該研磨は，ＧａＡｓ基板４０２の厚
みが，例えば研磨前の約６００μｍ（３″φ）から研磨
後に３００〜４００μｍとなるように行う。
【００５３】次に，研磨したＧａＡｓ基板４０２裏面
に，例えば，Ｗ（タングステン）などの高融点金属から
なる薄膜４３０ａを形成する。該薄膜４３０ａの形成
は，例えばスパッタや蒸着或いはＣＶＤ法等により行う
ことができる。次に，ＧａＡｓ基板４０２裏面の全面に
Ａｕメッキ４３０ｂを施す。次に，該Ａｕメッキ４３０
ｂ上に，再び例えばＷなどの高融点金属からなる薄膜４
３０ｃを形成する。結果として，薄膜４３０ａとＡｕメ
ッキ４３０ｂと薄膜４３０ｃとからなる層構造（例えば
Ｗ／Ａｕ／Ｗの組成を有する。）４３１が形成される。
に，例えば，Ｗ（タングステン）などの高融点金属から
なる薄膜４３０ａを形成する。該薄膜４３０ａの形成
は，例えばスパッタや蒸着或いはＣＶＤ法等により行う
ことができる。次に，ＧａＡｓ基板４０２裏面の全面に
Ａｕメッキ４３０ｂを施す。次に，該Ａｕメッキ４３０
ｂ上に，再び例えばＷなどの高融点金属からなる薄膜４
３０ｃを形成する。結果として，薄膜４３０ａとＡｕメ
ッキ４３０ｂと薄膜４３０ｃとからなる層構造（例えば
Ｗ／Ａｕ／Ｗの組成を有する。）４３１が形成される。
【００５４】次に，図４（ｂ）に示すように，ＦＥＴプ
ロセスでＦＥＴ領域４０８形成後に，ＧａＡｓ基板４０
２表面側からのエッチングをソースバイアホール領域４
０６に施し，層構造４３１の薄膜４３０ａに通じるソー
スバイヤホール４１６を形成する。次に，層構造４３１
に直結するコンタクトメタル４２２をバイアホール４１
６内に形成し，該コンタクトメタル４２２上方にソース
パッド２１０を形成する。次に，層間絶縁膜４１４と配
線層４１２とパッシベーション膜４１５とを形成して，
配線層４１２とソースパッド４１０とコンタクトメタル
４２２とから，配線構造においてＦＥＴ領域４０８と層
構造４３１とを接続する部分を形成する。
ロセスでＦＥＴ領域４０８形成後に，ＧａＡｓ基板４０
２表面側からのエッチングをソースバイアホール領域４
０６に施し，層構造４３１の薄膜４３０ａに通じるソー
スバイヤホール４１６を形成する。次に，層構造４３１
に直結するコンタクトメタル４２２をバイアホール４１
６内に形成し，該コンタクトメタル４２２上方にソース
パッド２１０を形成する。次に，層間絶縁膜４１４と配
線層４１２とパッシベーション膜４１５とを形成して，
配線層４１２とソースパッド４１０とコンタクトメタル
４２２とから，配線構造においてＦＥＴ領域４０８と層
構造４３１とを接続する部分を形成する。
【００５５】次に，ＧａＡｓ基板４０２表面側のＦＥＴ
領域４０８の動作チェックを行った後，回路定数を決定
する。次に，イオンミリングにより薄膜４００ａ／Ａｕ
メッキ４００ｂ／薄膜４００ｃをパターニングして，本
実施形態にかかるインダクタ４００を形成する。かかる
インダクタ４３０は，上記回路定数に応じてＦＥＴ領域
４０８のインピーダンス整合を実現可能な大きさのイン
ダクタンスを持つ。尚，本実施形態において，インダク
タ４３０は，所望のインダクタンスを持つように，例え
ば渦巻き型のパターンやリング状のパターン或いは連続
矩形波状のパターンや櫛歯状のパターン等の各種パター
ンで形成することができる。
領域４０８の動作チェックを行った後，回路定数を決定
する。次に，イオンミリングにより薄膜４００ａ／Ａｕ
メッキ４００ｂ／薄膜４００ｃをパターニングして，本
実施形態にかかるインダクタ４００を形成する。かかる
インダクタ４３０は，上記回路定数に応じてＦＥＴ領域
４０８のインピーダンス整合を実現可能な大きさのイン
ダクタンスを持つ。尚，本実施形態において，インダク
タ４３０は，所望のインダクタンスを持つように，例え
ば渦巻き型のパターンやリング状のパターン或いは連続
矩形波状のパターンや櫛歯状のパターン等の各種パター
ンで形成することができる。
【００５６】次に，ＧａＡｓ基板４０２裏面に，例えば
ＳｉＯ２（酸化シリコン）やＳｉＮ（チッ化シリコン）
或いはＳｔＯ（酸化ストロンチウム）等のパッシベーシ
ョン膜（図示せず。）を形成する。次に，パッシベーシ
ョン膜の接地部分（即ちグランド部にコンタクトさせる
領域）のみに穴あけを行い，配線層４１２とソースパッ
ド４１０とコンタクトメタル４２２とインダクタ４３０
とを含む配線構造を構成し，プロセスを完了する。
ＳｉＯ２（酸化シリコン）やＳｉＮ（チッ化シリコン）
或いはＳｔＯ（酸化ストロンチウム）等のパッシベーシ
ョン膜（図示せず。）を形成する。次に，パッシベーシ
ョン膜の接地部分（即ちグランド部にコンタクトさせる
領域）のみに穴あけを行い，配線層４１２とソースパッ
ド４１０とコンタクトメタル４２２とインダクタ４３０
とを含む配線構造を構成し，プロセスを完了する。
【００５７】一般に，ＭＭＩＣでは，形成したＦＥＴの
特性に応じリアクタンスＬやコンダクタンスＣの値のト
リミングを行うことが，歩留り向上に効果的である。本
実施形態では，回路定数の変動素子であるインダクタを
ＦＥＴ領域の下部に作着するので，例えば該トリミング
による歩留まり向上が図られる。また，ＧａＡｓ基板の
裏面側だけで表面側回路の回路定数の自由度を向上させ
ることができ，ＭＭＩＣチップの面積を縮小できる。
特性に応じリアクタンスＬやコンダクタンスＣの値のト
リミングを行うことが，歩留り向上に効果的である。本
実施形態では，回路定数の変動素子であるインダクタを
ＦＥＴ領域の下部に作着するので，例えば該トリミング
による歩留まり向上が図られる。また，ＧａＡｓ基板の
裏面側だけで表面側回路の回路定数の自由度を向上させ
ることができ，ＭＭＩＣチップの面積を縮小できる。
【００５８】（第５実施形態）第５実施形態について，
図５（図５（ａ）〜図５（ｂ））を参照しながら説明す
る。尚，図５は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
図５（図５（ａ）〜図５（ｂ））を参照しながら説明す
る。尚，図５は，本実施形態にかかる半導体装置の製造
方法についての工程説明図である。
【００５９】図５に示すように，本実施形態にかかる半
導体装置は，図４に示す上記第４実施形態の実施形態に
かかる半導体装置においてインダクタ４３０の代わりに
本実施形態にかかるキャパシタ５３０を形成するもの
と，実質的に同一である。尚，図５において，リセス５
００は図４のリセス４００に対応し，ＧａＡｓ基板５０
２は図４のＧａＡｓ基板４０２に対応する。また，ＦＥ
Ｔ領域５０８は図４のＦＥＴ領域４０８に対応し，ソー
スバイアホール５１６は図４のソースバイアホール４１
６に対応する。さらに，ソースバイアホール領域５０６
は図４のソースバイアホール領域４０６に対応し，ＦＥ
Ｔ形成予定領域５２０は図４のＦＥＴ形成予定領域４２
０に対応し，不純物導入層５０９は図４の不純物導入層
４０９に対応する。さらにまた，ソースパッド５１０は
図４のソースパッド４１０に対応し，配線層５１２は図
４の配線層４１２に対応する。さらに，層間絶縁膜５１
４は図４の層間絶縁膜４１４に対応し，パッシベーショ
ン膜５１５は図４のパッシベーション膜４１４に対応す
る。さらにまた，コンタクトメタル５２２は，図４のコ
ンタクトメタル４２２に対応する。
導体装置は，図４に示す上記第４実施形態の実施形態に
かかる半導体装置においてインダクタ４３０の代わりに
本実施形態にかかるキャパシタ５３０を形成するもの
と，実質的に同一である。尚，図５において，リセス５
００は図４のリセス４００に対応し，ＧａＡｓ基板５０
２は図４のＧａＡｓ基板４０２に対応する。また，ＦＥ
Ｔ領域５０８は図４のＦＥＴ領域４０８に対応し，ソー
スバイアホール５１６は図４のソースバイアホール４１
６に対応する。さらに，ソースバイアホール領域５０６
は図４のソースバイアホール領域４０６に対応し，ＦＥ
Ｔ形成予定領域５２０は図４のＦＥＴ形成予定領域４２
０に対応し，不純物導入層５０９は図４の不純物導入層
４０９に対応する。さらにまた，ソースパッド５１０は
図４のソースパッド４１０に対応し，配線層５１２は図
４の配線層４１２に対応する。さらに，層間絶縁膜５１
４は図４の層間絶縁膜４１４に対応し，パッシベーショ
ン膜５１５は図４のパッシベーション膜４１４に対応す
る。さらにまた，コンタクトメタル５２２は，図４のコ
ンタクトメタル４２２に対応する。
【００６０】本実施形態において，インピーダンス調整
手段に相当するキャパシタ５３０は，次のように形成す
ることができる。即ち，図５（ａ）に示すように，図４
に示す上記第４実施形態にかかる半導体装置の製造方法
において，層構造４３１の代りに，金属膜／絶縁膜／金
属膜（以下，「Ｍ／Ｉ／Ｍ構造」という。）５３１を形
成する。ここで，Ｍ／Ｉ／Ｍ構造５３１の薄膜５３０
ａ，５３０ｂは，例えばＷから形成することができ，絶
縁膜５３０ｂは，例えばＳｉＯ２やＳｔＯ等から形成す
ることができる。
手段に相当するキャパシタ５３０は，次のように形成す
ることができる。即ち，図５（ａ）に示すように，図４
に示す上記第４実施形態にかかる半導体装置の製造方法
において，層構造４３１の代りに，金属膜／絶縁膜／金
属膜（以下，「Ｍ／Ｉ／Ｍ構造」という。）５３１を形
成する。ここで，Ｍ／Ｉ／Ｍ構造５３１の薄膜５３０
ａ，５３０ｂは，例えばＷから形成することができ，絶
縁膜５３０ｂは，例えばＳｉＯ２やＳｔＯ等から形成す
ることができる。
【００６１】本実施形態にかかる半導体装置の製造方法
においては，イオンミリングにより上記Ｍ／Ｉ／Ｍ構造
５３１をパターニングして，ＦＥＴ領域５０８の特性に
応じたキャパシタンスを持つようにキャパシタ５３０の
大きさをトリミングする。結果として，ＭＩＭキャパシ
タであるキャパシタ５３０が形成される。次に，ＧａＡ
ｓ基板５０２裏面のキャパシタ５３０上にパッシベーシ
ョン膜（例えば，ＳｉＯ２やＳｉＮ等からなる。図示せ
ず。）を形成する。次に，パッシベーション膜のグラン
ド部にコンタクトさせる領域のみに穴あけを行い，配線
層５１２とソースパッド５１０とコンタクトメタル５２
２とキャパシタ５３０とを含む配線構造を形成して，プ
ロセスを完了する。
においては，イオンミリングにより上記Ｍ／Ｉ／Ｍ構造
５３１をパターニングして，ＦＥＴ領域５０８の特性に
応じたキャパシタンスを持つようにキャパシタ５３０の
大きさをトリミングする。結果として，ＭＩＭキャパシ
タであるキャパシタ５３０が形成される。次に，ＧａＡ
ｓ基板５０２裏面のキャパシタ５３０上にパッシベーシ
ョン膜（例えば，ＳｉＯ２やＳｉＮ等からなる。図示せ
ず。）を形成する。次に，パッシベーション膜のグラン
ド部にコンタクトさせる領域のみに穴あけを行い，配線
層５１２とソースパッド５１０とコンタクトメタル５２
２とキャパシタ５３０とを含む配線構造を形成して，プ
ロセスを完了する。
【００６２】一般に，ＭＭＩＣでは，ＭＩＭキャパシタ
がＦＥＴ部と同程度の大きな面積を有する。したがっ
て，ＭＭＩＣでは，本実施形態のようにチップ裏面にＭ
ＩＭキャパシタを形成することにより，チップの面積を
約１／２程度に小さくすることができる。
がＦＥＴ部と同程度の大きな面積を有する。したがっ
て，ＭＭＩＣでは，本実施形態のようにチップ裏面にＭ
ＩＭキャパシタを形成することにより，チップの面積を
約１／２程度に小さくすることができる。
【００６３】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それら修正例及び変更例についても本発
明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それら修正例及び変更例についても本発
明の技術範囲に包含されるものと了解される。
【００６４】例えば，上記実施の形態においては，半導
体基板としてＧａＡｓ基板を適用した半導体装置及び半
導体装置の製造方法を例に挙げたが，本発明はかかる構
成に限定されない。本発明は，他の様々な半導体基板，
例えばＧａＡｓ以外の化合物半導体からなる半導体基板
やＳｉ基板或いはガラス基板等を適用した半導体装置及
び半導体装置の製造方法に対しても適用することができ
る。
体基板としてＧａＡｓ基板を適用した半導体装置及び半
導体装置の製造方法を例に挙げたが，本発明はかかる構
成に限定されない。本発明は，他の様々な半導体基板，
例えばＧａＡｓ以外の化合物半導体からなる半導体基板
やＳｉ基板或いはガラス基板等を適用した半導体装置及
び半導体装置の製造方法に対しても適用することができ
る。
【００６５】また，上記実施の形態においては，コンタ
クトパッドとしてソースパッドを利用してＦＥＴ領域を
半導体基板裏面に接続した半導体装置及び半導体装置の
製造方法を例に挙げたが，本発明はかかる構成に限定さ
れない。本発明は，他の様々なコンタクトパッド，例え
ばゲートパッドやドレインパッド等を利用してＦＥＴ領
域を半導体基板裏面と接続する半導体装置及び半導体装
置の製造方法に対しても適用することができる。
クトパッドとしてソースパッドを利用してＦＥＴ領域を
半導体基板裏面に接続した半導体装置及び半導体装置の
製造方法を例に挙げたが，本発明はかかる構成に限定さ
れない。本発明は，他の様々なコンタクトパッド，例え
ばゲートパッドやドレインパッド等を利用してＦＥＴ領
域を半導体基板裏面と接続する半導体装置及び半導体装
置の製造方法に対しても適用することができる。
【００６６】上記実施の形態においては，インピーダン
ス調整手段として単体のインダクタ又はキャパシタを適
用した半導体装置及び半導体装置の製造方法を例に挙げ
たが，本発明はかかる構成に限定されない。本発明は，
他の様々なインピーダンス調整手段，例えば，インダク
タとキャパシタと抵抗とを適当に組み合わせたもの等を
適用した半導体装置及び半導体装置の製造方法に対して
も適用することができる。
ス調整手段として単体のインダクタ又はキャパシタを適
用した半導体装置及び半導体装置の製造方法を例に挙げ
たが，本発明はかかる構成に限定されない。本発明は，
他の様々なインピーダンス調整手段，例えば，インダク
タとキャパシタと抵抗とを適当に組み合わせたもの等を
適用した半導体装置及び半導体装置の製造方法に対して
も適用することができる。
【００６７】また，上記実施の形態においては，Ｗを使
用するインピーダンス調整手段を適用した半導体装置及
び半導体装置の製造方法を例に挙げたが，本発明はかか
る構成に限定されない。本発明は，他の様々な高融点金
属，例えばＷＳｉ（タングステンシリサイド）やＭｏ
（モリブデン）等を使用するインピーダンス調整手段を
適用した半導体装置及び半導体装置の製造方法に対して
も適用することができる。
用するインピーダンス調整手段を適用した半導体装置及
び半導体装置の製造方法を例に挙げたが，本発明はかか
る構成に限定されない。本発明は，他の様々な高融点金
属，例えばＷＳｉ（タングステンシリサイド）やＭｏ
（モリブデン）等を使用するインピーダンス調整手段を
適用した半導体装置及び半導体装置の製造方法に対して
も適用することができる。
【００６８】さらに，上記実施の形態においては，ＦＥ
Ｔ領域形成のためにイオン注入を用いた半導体装置及び
半導体装置の製造方法を例に挙げたが，本発明はかかる
構成に限定されない。本発明は，他の様々な不純物導
入，例えば固相拡散法や気相拡散法などの熱拡散法，レ
ーザドーピング，或いは，プラズマドーピング等をＦＥ
Ｔ領域形成のために用いた半導体装置及び半導体装置の
製造方法に対しても適用することができる。
Ｔ領域形成のためにイオン注入を用いた半導体装置及び
半導体装置の製造方法を例に挙げたが，本発明はかかる
構成に限定されない。本発明は，他の様々な不純物導
入，例えば固相拡散法や気相拡散法などの熱拡散法，レ
ーザドーピング，或いは，プラズマドーピング等をＦＥ
Ｔ領域形成のために用いた半導体装置及び半導体装置の
製造方法に対しても適用することができる。
【００６９】さらにまた，上記実施の形態においては，
ＦＥＴ領域形成のためにＭＢＥ法又はＭＯＣＶＤ法を用
いた半導体装置及び半導体装置の製造方法を例に挙げた
が，本発明はかかる構成に限定されない。本発明は，他
の様々な結晶成長法，例えば気相エピタキシ法や液相エ
ピタキシ法などの他のエピタキシ法，プラズマＣＶＤ法
やレーザＣＶＤ法などの他のＣＶＤ法，スパッタリング
法，或いは，真空蒸着法等をＦＥＴ領域形成のために用
いた半導体装置及び半導体装置の製造方法に対しても適
用することができる。
ＦＥＴ領域形成のためにＭＢＥ法又はＭＯＣＶＤ法を用
いた半導体装置及び半導体装置の製造方法を例に挙げた
が，本発明はかかる構成に限定されない。本発明は，他
の様々な結晶成長法，例えば気相エピタキシ法や液相エ
ピタキシ法などの他のエピタキシ法，プラズマＣＶＤ法
やレーザＣＶＤ法などの他のＣＶＤ法，スパッタリング
法，或いは，真空蒸着法等をＦＥＴ領域形成のために用
いた半導体装置及び半導体装置の製造方法に対しても適
用することができる。
【００７０】上記実施の形態においては，素子領域とし
てＦＥＴ領域を適用した半導体装置及び半導体装置の製
造方法を例に挙げたが，本発明はかかる構成に限定され
ない。本発明は，他の様々な素子領域，例えば，バイポ
ーラトランジスタなどの他のトランジスタ，オーミック
領域，電荷結合素子（ＣＣＤ）領域，サイリスタ領域，
メモリセル領域，ＩＣ領域，或いはＬＳＩ領域等を素子
領域として適用した半導体装置及び半導体装置の製造方
法に対しても適用することができる。
てＦＥＴ領域を適用した半導体装置及び半導体装置の製
造方法を例に挙げたが，本発明はかかる構成に限定され
ない。本発明は，他の様々な素子領域，例えば，バイポ
ーラトランジスタなどの他のトランジスタ，オーミック
領域，電荷結合素子（ＣＣＤ）領域，サイリスタ領域，
メモリセル領域，ＩＣ領域，或いはＬＳＩ領域等を素子
領域として適用した半導体装置及び半導体装置の製造方
法に対しても適用することができる。
【００７１】上記実施の形態においては，配線構造形成
のための薄膜形成にＥＢ蒸着又はスパッタリングを用い
た半導体装置及び半導体装置の製造方法を例に挙げた
が，本発明はかかる構成に限定されない。本発明は，他
の様々な薄膜形成方法，例えば，真空蒸着，ＣＶＤ法，
或いはメッキ法等を配線構造形成のための薄膜形成に用
いた半導体装置及び半導体装置の製造方法に対しても適
用することができる。
のための薄膜形成にＥＢ蒸着又はスパッタリングを用い
た半導体装置及び半導体装置の製造方法を例に挙げた
が，本発明はかかる構成に限定されない。本発明は，他
の様々な薄膜形成方法，例えば，真空蒸着，ＣＶＤ法，
或いはメッキ法等を配線構造形成のための薄膜形成に用
いた半導体装置及び半導体装置の製造方法に対しても適
用することができる。
【００７２】
【発明の効果】本発明では，リセスを形成することによ
り半導体基板自体は薄厚化せずとも，バイアホールの両
開口部間の距離を短縮することができる。したがって，
本発明によれば，半導体基板の強度を維持しつつバイア
ホールの形成を簡単化することができる。また，本発明
では，半導体基板裏面にインピーダンス調整手段を形成
することにより，インピーダンス調整手段に割り当てら
れる半導体基板表面の面積を小さくすることができる。
したがって，半導体基板表面の回路設計の自由度が向上
し，バイアホールを備える半導体装置の小型化及び高集
積化を促進することができる。
り半導体基板自体は薄厚化せずとも，バイアホールの両
開口部間の距離を短縮することができる。したがって，
本発明によれば，半導体基板の強度を維持しつつバイア
ホールの形成を簡単化することができる。また，本発明
では，半導体基板裏面にインピーダンス調整手段を形成
することにより，インピーダンス調整手段に割り当てら
れる半導体基板表面の面積を小さくすることができる。
したがって，半導体基板表面の回路設計の自由度が向上
し，バイアホールを備える半導体装置の小型化及び高集
積化を促進することができる。
【図１】本発明を適用可能な半導体装置の製造方法につ
いての工程説明図である。
いての工程説明図である。
【図２】本発明を適用可能な他の半導体装置の製造方法
についての工程説明図である。
についての工程説明図である。
【図３】本発明を適用可能な他の半導体装置の製造方法
についての工程説明図である。
についての工程説明図である。
【図４】本発明を適用可能な他の半導体装置の製造方法
についての工程説明図である。
についての工程説明図である。
【図５】本発明を適用可能な他の半導体装置の製造方法
についての工程説明図である。
についての工程説明図である。
１００ リセス １０２ ＧａＡｓ基板 １０６ ソースバイアホール領域 １０８ ＦＥＴ領域 １１０ ソースパッド １１２ 配線層 １１６ ソースバイアホール ３００’ 溝 ４３０ インダクタ ５３０ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/812 H01L 27/095 H01L 21/338 H01L 21/06 H01L 21/3205 H01L 21/8232
Claims (11)
- 【請求項１】 バイアホールを備えた半導体装置の製造
方法であって： 半導体基板において素子領域が形成される表面にリセス
を形成する，リセス形成工程と；前記リセスの内部に前記素子領域を形成する素子領域形
成工程と； 前記リセスの内部と前記半導体基板の裏面とで開口し前
記半導体基板を貫通するバイアホールを形成する，バイ
アホール形成工程と； 前記バイアホールを介して前記表面から前記裏面に至り
前記表面上で前記素子領域に接続される配線構造を形成
する，配線構造形成工程と； を含むことを特徴とする，半導体装置の製造方法。 - 【請求項２】 前記バイアホール形成工程において，前
記バイアホールは，前記裏面側からの前記半導体基板の
研磨によって前記リセスの底部を抜くことにより形成さ
れることを特徴とする，請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 さらに，前記裏面に前記バイアホールの
開口予定部を含む他のリセスを形成する他のリセス形成
工程を含むことを特徴とする，請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 前記他のリセスは，前記リセスと対向す
るように，前記リセス直下の前記半導体基板の裏面に形
成されることを特徴とする，請求項３に記載の半導体装
置の製造方法。 - 【請求項５】 さらに，前記裏面上の前記配線構造にイ
ンピーダンス調整手段を形成するインピーダンス調整手
段形成工程を含むことを特徴とする，請求項１，２，３
または４のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 素子領域が形成された表面と裏面とを有
する半導体基板と，前記表面と前記裏面とで開口し前記
半導体基板を貫通するバイアホールと，前記バイアホー
ルを介して前記表面から前記裏面に至り前記表面上で前
記素子領域に接続される配線構造と，を備える半導体装
置であって： 前記表面は，リセスを有し； 前記バイアホールが前記リセスの内部で開口し， 前記素子領域は，前記リセスの内部に形成される ことを
特徴とする，半導体装置。 - 【請求項７】 前記裏面は，他のリセスを有し； 前記バイアホールが前記他のリセスの内部で開口する； ことを特徴とする，請求項５に記載の半導体装置。
- 【請求項８】 前記他のリセスは，前記リセスと対向す
るように，前記リセス直下の前記半導体基板の裏面に形
成されることを特徴とする，請求項７に記載の半導体装
置。 - 【請求項９】 前記裏面上の前記配線構造には，インピ
ーダンス調整手段が形成されていることを特徴とする，
請求項６，７または８のいずれかに記載の半導体装置。 - 【請求項１０】 前記インピーダンス調整手段は，イン
ダクタを含むことを特徴とする，請求項９に記載の半導
体装置。 - 【請求項１１】 前記インピーダンス調整手段は，コン
ダクタを含むことを特徴とする，請求項９または１０に
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25004699A JP3343225B2 (ja) | 1999-09-03 | 1999-09-03 | 半導体装置の製造方法および半導体装置 |
| US10/366,344 US20030141571A1 (en) | 1999-09-03 | 2003-02-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25004699A JP3343225B2 (ja) | 1999-09-03 | 1999-09-03 | 半導体装置の製造方法および半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001077126A JP2001077126A (ja) | 2001-03-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3343225B2 (ja) |
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|---|---|---|---|---|
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| DE102006012739B3 (de) * | 2006-03-17 | 2007-11-08 | Infineon Technologies Ag | Leistungstransistor und Leistungshalbleiterbauteil |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163988A (en) * | 1978-01-30 | 1979-08-07 | Xerox Corporation | Split gate V groove FET |
| US5343071A (en) * | 1993-04-28 | 1994-08-30 | Raytheon Company | Semiconductor structures having dual surface via holes |
-
1999
- 1999-09-03 JP JP25004699A patent/JP3343225B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-14 US US10/366,344 patent/US20030141571A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030141571A1 (en) | 2003-07-31 |
| JP2001077126A (ja) | 2001-03-23 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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