JPH08222694A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH08222694A JPH08222694A JP2366895A JP2366895A JPH08222694A JP H08222694 A JPH08222694 A JP H08222694A JP 2366895 A JP2366895 A JP 2366895A JP 2366895 A JP2366895 A JP 2366895A JP H08222694 A JPH08222694 A JP H08222694A
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- substrate
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Abstract
(57)【要約】
【目的】半導体基板とインダクタとの間の誘電容量の少
ない半導体装置及びその製造方法を提供する。 【構成】半導体基板上に形成したインダクタの上面側か
ら半導体基板に孔を形成しインダクタと半導体基板との
間に充分な厚さの絶縁性気体層又は真空層を設ける。
ない半導体装置及びその製造方法を提供する。 【構成】半導体基板上に形成したインダクタの上面側か
ら半導体基板に孔を形成しインダクタと半導体基板との
間に充分な厚さの絶縁性気体層又は真空層を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、化合物半導体
を用いたモノリシックＩＣ等の半導体装置に関する。
を用いたモノリシックＩＣ等の半導体装置に関する。
【０００２】
【従来の技術】従来から、ＧａＡｓＦＥＴを能動素子と
するモノリシック型マイクロ波集積回路（ＭＭＩＣ）に
は、インダクタンスを実現する方法としてマイクロスト
リップ線路を用いたインダクタンスがよく用いられてい
る。
するモノリシック型マイクロ波集積回路（ＭＭＩＣ）に
は、インダクタンスを実現する方法としてマイクロスト
リップ線路を用いたインダクタンスがよく用いられてい
る。
【０００３】この構造を実現する方法の一つとして、図
４に示すような構造が用いられている。しかし、この方
法では、インダクタ１０２と接地面１０３との間にある
ＧａＡｓ基板１０１の比誘電率が１３と高いため、図３
（ａ）に示すように、インダクタンス成分１１０に加え
て誘電容量成分１１１が生ずる。この誘電容量成分は、
マイクロ波の伝搬において、カットオフ周波数と伝搬ロ
スに影響を与え、容量値が大きいほど、カットオフ周波
数が下がり、又、伝搬ロスも増える、という欠点があ
る。そこで、図５に示すように、インダクタ１０２とＧ
ａＡｓ基板１０１との間に空気の層１０４を形成した構
造も採用されている。
４に示すような構造が用いられている。しかし、この方
法では、インダクタ１０２と接地面１０３との間にある
ＧａＡｓ基板１０１の比誘電率が１３と高いため、図３
（ａ）に示すように、インダクタンス成分１１０に加え
て誘電容量成分１１１が生ずる。この誘電容量成分は、
マイクロ波の伝搬において、カットオフ周波数と伝搬ロ
スに影響を与え、容量値が大きいほど、カットオフ周波
数が下がり、又、伝搬ロスも増える、という欠点があ
る。そこで、図５に示すように、インダクタ１０２とＧ
ａＡｓ基板１０１との間に空気の層１０４を形成した構
造も採用されている。
【０００４】この構造によれば、インダクタ１０２と接
地面１０３との間において、図３（ｂ）に示すように、
比誘電率の高いＧａＡｓ基板１０１により生ずる容量成
分１１１と直列接続で比誘電率の低い空気の層１０４に
よる容量成分１１２が加わることにより、図７に示すと
おり、全体の誘電容量成分を減少させることができるた
めである。
地面１０３との間において、図３（ｂ）に示すように、
比誘電率の高いＧａＡｓ基板１０１により生ずる容量成
分１１１と直列接続で比誘電率の低い空気の層１０４に
よる容量成分１１２が加わることにより、図７に示すと
おり、全体の誘電容量成分を減少させることができるた
めである。
【０００５】図６（ａ）〜（ｄ）は、この構造を実現す
る方法を示すための工程断面図である。まず、図６
（ａ）に示すように、ＧａＡｓ基板上面に、支柱部分１
０５として、Ｔｉ／Ｐｔ／Ａｕをそれぞれ、５００ｎｍ
／１００ｎｍ／２０００ｎｍ／の厚さに蒸着法により形
成する。
る方法を示すための工程断面図である。まず、図６
（ａ）に示すように、ＧａＡｓ基板上面に、支柱部分１
０５として、Ｔｉ／Ｐｔ／Ａｕをそれぞれ、５００ｎｍ
／１００ｎｍ／２０００ｎｍ／の厚さに蒸着法により形
成する。
【０００６】次に図６（ｂ）に示すように、支柱部１０
５に開口を有するようにレジスト１０６等を用いて配線
用電極形成領域のパターニングを行った後、ＧａＡｓ基
板全面に配線用下地Ａｕ１０７を１００ｎｍの厚さに蒸
着することにより形成する。
５に開口を有するようにレジスト１０６等を用いて配線
用電極形成領域のパターニングを行った後、ＧａＡｓ基
板全面に配線用下地Ａｕ１０７を１００ｎｍの厚さに蒸
着することにより形成する。
【０００７】そして、図６（ｃ）に示すようにインダク
タを形成する部分に開口部１０８を有するようにレジス
ト１０９等を用いてパターニングを行った後、Ａｕを３
μｍの厚さでメッキ等により形成し、インダクタ部１０
２を形成する。
タを形成する部分に開口部１０８を有するようにレジス
ト１０９等を用いてパターニングを行った後、Ａｕを３
μｍの厚さでメッキ等により形成し、インダクタ部１０
２を形成する。
【０００８】そして、図６（ｄ）に示すように、有機溶
剤等により上部レジスト１０９を除去した後、エッチン
グ液等により、Ａｕを１００ｎｍ全面エッチングするこ
とによりインダクタ部以外の余分な電極部を除去する。
最後に有機溶剤等により下部レジスト１０６を除去する
ことにより、図５に示す構造を完成する。
剤等により上部レジスト１０９を除去した後、エッチン
グ液等により、Ａｕを１００ｎｍ全面エッチングするこ
とによりインダクタ部以外の余分な電極部を除去する。
最後に有機溶剤等により下部レジスト１０６を除去する
ことにより、図５に示す構造を完成する。
【０００９】
【発明が解決しようとする課題】しかし、この構造によ
ると、プロセス上の制限により、微細加工パターニング
を行うためには、下部レジスト１０６のレジスト厚を２
〜３μｍ程度までにしか厚くすることができない。この
ため、寄生容量を減少させるためには充分な効果が得ら
れないという欠点がある。さらに上述のように、本構造
を実現させるためには複雑な工程を必要とするという問
題点もある。本発明は、上記の欠点を除去するものであ
り、しかも工程を複雑にしないで半導体装置およびその
製造方法を提供するものである。
ると、プロセス上の制限により、微細加工パターニング
を行うためには、下部レジスト１０６のレジスト厚を２
〜３μｍ程度までにしか厚くすることができない。この
ため、寄生容量を減少させるためには充分な効果が得ら
れないという欠点がある。さらに上述のように、本構造
を実現させるためには複雑な工程を必要とするという問
題点もある。本発明は、上記の欠点を除去するものであ
り、しかも工程を複雑にしないで半導体装置およびその
製造方法を提供するものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、半導体基板上に形成されたインダクタ
が、この半導体基板上に形成された孔上に位置し、前記
インダクタと前記半導体基板との間に絶縁性気体の層を
有することを特徴とする半導体装置、又は半導体基板上
に形成されたインダクタが、この半導体基板上に形成さ
れた孔上に位置し、前記インダクタと前記半導体基板と
の間に真空層を有することを特徴とする半導体装置とす
る。また、半導体基板上に形成されたインダクタが、こ
の半導体基板上に形成された貫通孔上に位置することを
特徴とする半導体装置でもよい。
めに本発明は、半導体基板上に形成されたインダクタ
が、この半導体基板上に形成された孔上に位置し、前記
インダクタと前記半導体基板との間に絶縁性気体の層を
有することを特徴とする半導体装置、又は半導体基板上
に形成されたインダクタが、この半導体基板上に形成さ
れた孔上に位置し、前記インダクタと前記半導体基板と
の間に真空層を有することを特徴とする半導体装置とす
る。また、半導体基板上に形成されたインダクタが、こ
の半導体基板上に形成された貫通孔上に位置することを
特徴とする半導体装置でもよい。
【００１１】また、製造方法として、半導体基板上にイ
ンダクタを形成する工程と、このインダクタと接触する
部分を含む前記半導体基板上に孔を形成する工程を含む
ことを特徴とする請求項１又は請求項４記載の半導体装
置の製造方法、又は半導体基板上に孔を形成し、この孔
を固体で埋めて前記半導体基板表面とほぼ同一平面とす
る工程と、前記固体表面を含む前記半導体基板表面上に
インダクタを形成する工程と、前記固体を除去する工程
とより成ることを特徴とする請求項１又は請求項４記載
の半導体装置の製造方法とする。
ンダクタを形成する工程と、このインダクタと接触する
部分を含む前記半導体基板上に孔を形成する工程を含む
ことを特徴とする請求項１又は請求項４記載の半導体装
置の製造方法、又は半導体基板上に孔を形成し、この孔
を固体で埋めて前記半導体基板表面とほぼ同一平面とす
る工程と、前記固体表面を含む前記半導体基板表面上に
インダクタを形成する工程と、前記固体を除去する工程
とより成ることを特徴とする請求項１又は請求項４記載
の半導体装置の製造方法とする。
【００１２】
【作用】本発明によれば、インダクタと半導体基板との
間に充分な厚さの絶縁性気体層又は真空層があるため、
インダクタと半導体基板間の誘電容量成分が減少し、マ
イクロ波の伝搬に際しカットオフ周波数と伝搬ロスに与
える悪影響が大幅に軽減される。又、インダクタ側から
半導体基板をエッチングするのでインダクタと半導体基
板との間に充分な深さの空間を容易に形成できる。
間に充分な厚さの絶縁性気体層又は真空層があるため、
インダクタと半導体基板間の誘電容量成分が減少し、マ
イクロ波の伝搬に際しカットオフ周波数と伝搬ロスに与
える悪影響が大幅に軽減される。又、インダクタ側から
半導体基板をエッチングするのでインダクタと半導体基
板との間に充分な深さの空間を容易に形成できる。
【００１３】
（実施例１）以下、本発明の実施例について図を参照し
て説明する。図１は本発明の一実施例を示す斜視図であ
る。これは、ＧａＡｓ基板１１に設けたエッチング孔１
２により、インダクタ１３とＧａＡｓ基板１１間に空気
等の絶縁性気体層又は真空層１４を備える構造となって
いる。
て説明する。図１は本発明の一実施例を示す斜視図であ
る。これは、ＧａＡｓ基板１１に設けたエッチング孔１
２により、インダクタ１３とＧａＡｓ基板１１間に空気
等の絶縁性気体層又は真空層１４を備える構造となって
いる。
【００１４】この構造によれば、インダクタ１３とＧａ
Ａｓ基板１１間に存在する充分な厚さの空気等の絶縁性
気体層又は真空層１４により、インダクタ１３の誘電容
量成分を極めて小さくすることができる。
Ａｓ基板１１間に存在する充分な厚さの空気等の絶縁性
気体層又は真空層１４により、インダクタ１３の誘電容
量成分を極めて小さくすることができる。
【００１５】図２（ａ）〜（ｃ）は、この構造を実現す
る方法を示すための工程断面図である。まず、図２
（ａ）に示すように、ＧａＡｓ基板上面にリフトオフ法
を用いて、Ｔｉ／Ｐｔ／Ａｕをそれぞれ、５００ｎｍ／
１００ｎｍ／２０００ｎｍの厚さに蒸着法により被着す
ることにより、インダクタ１３を形成する。
る方法を示すための工程断面図である。まず、図２
（ａ）に示すように、ＧａＡｓ基板上面にリフトオフ法
を用いて、Ｔｉ／Ｐｔ／Ａｕをそれぞれ、５００ｎｍ／
１００ｎｍ／２０００ｎｍの厚さに蒸着法により被着す
ることにより、インダクタ１３を形成する。
【００１６】次に図２（ｂ）に示すように、インダクタ
部１６のマイクロストリップ間および周辺に開口を有す
るようにレジスト１５等を用いてパターニングを行う。
そして、図２（ｃ）に示すように、ＧａＡｓ基板表面側
から、ドライエッチングであるリアクティブイオンエッ
チング（ＲＩＥ）を用いて、例えば、真空度＝１５Ｐ
ａ、ＢＣｌ3 ：Ｃｌ2 ＝７２ｃｃ／ｍｉｎ：２４ｃｃ／
ｍｉｎ、出力＝６００Ｗの等方性に近いエッチング条件
で、６０μｍの深さまでインダクタ部の基板の選択エッ
チングを行う。この時、インダクタ部のマイクロストリ
ップ線路幅は１０μｍ程度であるため、等方性に近いエ
ッチングにより、インダクタ部直下のＧａＡｓもエッチ
ングされる。
部１６のマイクロストリップ間および周辺に開口を有す
るようにレジスト１５等を用いてパターニングを行う。
そして、図２（ｃ）に示すように、ＧａＡｓ基板表面側
から、ドライエッチングであるリアクティブイオンエッ
チング（ＲＩＥ）を用いて、例えば、真空度＝１５Ｐ
ａ、ＢＣｌ3 ：Ｃｌ2 ＝７２ｃｃ／ｍｉｎ：２４ｃｃ／
ｍｉｎ、出力＝６００Ｗの等方性に近いエッチング条件
で、６０μｍの深さまでインダクタ部の基板の選択エッ
チングを行う。この時、インダクタ部のマイクロストリ
ップ線路幅は１０μｍ程度であるため、等方性に近いエ
ッチングにより、インダクタ部直下のＧａＡｓもエッチ
ングされる。
【００１７】この後、有機溶剤等を用いてレジスト１５
を除去することにより、図１に示す構造を完成する。こ
のような構造とすることにより、エッチング孔１２の深
さを充分深くすることによって、インダクタ１３とＧａ
Ａｓ基板１１との間の空気等の絶縁性気体層又は真空層
１４の厚みを厚く取ることができ、この結果、インダク
タの寄生容量成分を充分小さくすることができる。
を除去することにより、図１に示す構造を完成する。こ
のような構造とすることにより、エッチング孔１２の深
さを充分深くすることによって、インダクタ１３とＧａ
Ａｓ基板１１との間の空気等の絶縁性気体層又は真空層
１４の厚みを厚く取ることができ、この結果、インダク
タの寄生容量成分を充分小さくすることができる。
【００１８】この場合、エッチングによる孔を貫通孔と
してもよい。この化合物半導体であるＧａＡｓ基板を用
いた半導体素子を封入する外囲器中の雰囲気を空気にし
てもよく、窒素等の絶縁性気体にしてもよい。また、こ
の半導体素子を真空中に封入してもよい。
してもよい。この化合物半導体であるＧａＡｓ基板を用
いた半導体素子を封入する外囲器中の雰囲気を空気にし
てもよく、窒素等の絶縁性気体にしてもよい。また、こ
の半導体素子を真空中に封入してもよい。
【００１９】前記実施例では、ドライエッチングである
リアクティブイオンエッチング（ＲＩＥ）を用いたが、
ウェットエッチングを用いてもよい。ウェットエッチン
グの場合には、インダクタをエッチングせずにＧａＡｓ
をエッチングするエッチャントが使用可能である。
リアクティブイオンエッチング（ＲＩＥ）を用いたが、
ウェットエッチングを用いてもよい。ウェットエッチン
グの場合には、インダクタをエッチングせずにＧａＡｓ
をエッチングするエッチャントが使用可能である。
【００２０】（実施例２）実施例１では、インダクタを
形成した後にインダクタ上からＧａＡｓ基板に孔を形成
したが、実施例２では先ずＧａＡｓ基板の所定部にドラ
イエッチング、又はウェトエッチングにより孔を形成す
る。次にこの孔をＧａＡｓ基板表面とほぼ同一平面にな
るようにフォトレジストで充たし固化させる。次いで実
施例１と同様に前記フォトレジスト表面を含むＧａＡｓ
基板表面にインダクタを形成する。その後、フォトレジ
ストを有機溶剤等で除去することにより実施例１と同様
な構造が得られる。
形成した後にインダクタ上からＧａＡｓ基板に孔を形成
したが、実施例２では先ずＧａＡｓ基板の所定部にドラ
イエッチング、又はウェトエッチングにより孔を形成す
る。次にこの孔をＧａＡｓ基板表面とほぼ同一平面にな
るようにフォトレジストで充たし固化させる。次いで実
施例１と同様に前記フォトレジスト表面を含むＧａＡｓ
基板表面にインダクタを形成する。その後、フォトレジ
ストを有機溶剤等で除去することにより実施例１と同様
な構造が得られる。
【００２１】
【発明の効果】以上述べたように本発明によれば、工程
を複雑にすることなく、インダクタと半導体基板の間に
充分な厚さの絶縁性気体層又は真空層を設けることによ
り、全体の誘電容量成分を充分減少させることができ
る。これにより、マイクロ波の伝搬において、カットオ
フ周波数が低くなることを抑制し、伝搬ロスを抑えるこ
とができる。
を複雑にすることなく、インダクタと半導体基板の間に
充分な厚さの絶縁性気体層又は真空層を設けることによ
り、全体の誘電容量成分を充分減少させることができ
る。これにより、マイクロ波の伝搬において、カットオ
フ周波数が低くなることを抑制し、伝搬ロスを抑えるこ
とができる。
【図１】本発明の一実施例を示す斜視図である。
【図２】本発明の製造工程を示す断面図である。
【図３】本発明を説明するためのインダクタの等価回路
図である。
図である。
【図４】第一の従来例を示す斜視図である。
【図５】第二の従来例を示す斜視図である。
【図６】第二の従来例の製造工程を示す断面図である。
【図７】本発明と第二の従来例の効果を比較するための
線図である。
線図である。
11．ＧａＡｓ基板 12．エッチング孔 13．インダクタ 14．絶縁気体層又は真空層 15．フォトレジスト 16．エッチング用開口部 17．接地面 101.ＧａＡｓ基板 102.インダクタ 103.接地面 104.空気層 105.支柱 106.下部フォトレジスト 107.配線電極 108.メッキ用開口部 109.上部フォトレジスト 110.インダクタンス成分 111.ＧａＡｓ基板により生じる誘電容量 112.空気層により生じる誘電容量
Claims (13)
- 【請求項１】半導体基板上に形成されたインダクタが、
この半導体基板上に形成された孔上に位置し、前記イン
ダクタと前記半導体基板との間に絶縁性気体の層を有す
ることを特徴とする半導体装置。 - 【請求項２】前記絶縁性気体が空気であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】前記絶縁性気体が窒素であることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】半導体基板上に形成されたインダクタが、
この半導体基板上に形成された孔上に位置し、前記イン
ダクタと前記半導体基板との間に真空層を有することを
特徴とする半導体装置。 - 【請求項５】半導体基板上にインダクタを形成する工程
と、このインダクタと接触する部分を含む前記半導体基
板上に孔を形成する工程を含むことを特徴とする請求項
１又は請求項４記載の半導体装置の製造方法。 - 【請求項６】半導体基板上に孔を形成する方法がエッチ
ングであることを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項７】半導体基板上に孔を形成する方法がドライ
エッチングであることを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項８】半導体基板上に孔を形成する方法がリアク
ティブドライエッチングであることを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項９】半導体基板上に孔を形成する方法がウェッ
トエッチングであることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項１０】半導体基板上に孔を形成し、この孔を固
体で埋めて前記半導体基板表面とほぼ同一平面とする工
程と、前記固体表面を含む前記半導体基板表面上にイン
ダクタを形成する工程と、前記固体を除去する工程とよ
り成ることを特徴とする請求項１又は請求項４記載の半
導体装置の製造方法。 - 【請求項１１】前記固体がフォトレジストであることを
特徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記固体の除去方法が液体による溶解で
あることを特徴とする請求項１０記載の半導体装置の製
造方法。 - 【請求項１３】半導体基板上に形成されたインダクタ
が、この半導体基板上に形成された貫通孔上に位置する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2366895A JPH08222694A (ja) | 1995-02-13 | 1995-02-13 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2366895A JPH08222694A (ja) | 1995-02-13 | 1995-02-13 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222694A true JPH08222694A (ja) | 1996-08-30 |
Family
ID=12116878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2366895A Pending JPH08222694A (ja) | 1995-02-13 | 1995-02-13 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222694A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2780546A1 (fr) * | 1998-06-29 | 1999-12-31 | Memscap | Circuit integre monolithique comprenant une inductance plane ou un transformateur plan, et procede de fabrication d'un tel circuit |
| JP2003142592A (ja) * | 2001-06-15 | 2003-05-16 | Samsung Electronics Co Ltd | 送受信用受動素子、その集積モジュール及びその製造方法 |
| KR100576877B1 (ko) * | 2004-11-17 | 2006-05-10 | 삼성전기주식회사 | 평면형 인덕터의 제조 방법 |
| JP2007201488A (ja) * | 1998-09-12 | 2007-08-09 | Lucent Technol Inc | 受動自己組立てインダクタを有する物品 |
| JP2007324494A (ja) * | 2006-06-03 | 2007-12-13 | Nikon Corp | 高周波回路コンポーネント |
| JP2008193059A (ja) * | 2007-02-07 | 2008-08-21 | Ind Technol Res Inst | インダクタ装置 |
| JP2009218469A (ja) * | 2008-03-12 | 2009-09-24 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
-
1995
- 1995-02-13 JP JP2366895A patent/JPH08222694A/ja active Pending
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| FR2780546A1 (fr) * | 1998-06-29 | 1999-12-31 | Memscap | Circuit integre monolithique comprenant une inductance plane ou un transformateur plan, et procede de fabrication d'un tel circuit |
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