JP3232561B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3232561B2 JP3232561B2 JP10421199A JP10421199A JP3232561B2 JP 3232561 B2 JP3232561 B2 JP 3232561B2 JP 10421199 A JP10421199 A JP 10421199A JP 10421199 A JP10421199 A JP 10421199A JP 3232561 B2 JP3232561 B2 JP 3232561B2
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- Japan
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- fet
- fets
- semiconductor device
- semiconductor chip
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Junction Field-Effect Transistors (AREA)
- Microwave Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波、ある
いはミリ波用アナログＩＣに特に有用な半導体装置に関
する。
いはミリ波用アナログＩＣに特に有用な半導体装置に関
する。
【０００２】
【従来の技術】従来技術について、図３を用いて説明す
る。
る。
【０００３】従来、マイクロ波やミリ波帯の電力増幅用
ＩＣにおいては、図３に示すように、増幅部分のＦＥＴ
を必要な性能に応じてＦＥＴの数を横方向に増やしてい
た。図３において、符号１１は半導体チップ、１２はド
レイン電極、１３はソース電極、１４はバイアホール、
１５は配線、３１は入力側合成回路、３２は出力側合成
回路を示す。
ＩＣにおいては、図３に示すように、増幅部分のＦＥＴ
を必要な性能に応じてＦＥＴの数を横方向に増やしてい
た。図３において、符号１１は半導体チップ、１２はド
レイン電極、１３はソース電極、１４はバイアホール、
１５は配線、３１は入力側合成回路、３２は出力側合成
回路を示す。
【０００４】図３に示した従来の構成では、複数の単体
ＦＥＴを平面的に横方向に並べることで、増幅部分に必
要な性能を得ていた。
ＦＥＴを平面的に横方向に並べることで、増幅部分に必
要な性能を得ていた。
【０００５】
【発明が解決しようとする課題】しかしながら、図３の
ようにして横方向にＦＥＴを増やした場合、配線１５か
ら見て最も近くに配置されているＦＥＴと、最も外側に
配置されているＦＥＴとの間で、入力合成回路３１の配
線長の差が生じ、これにより入力されるＲＦ信号に位相
差が生じる。
ようにして横方向にＦＥＴを増やした場合、配線１５か
ら見て最も近くに配置されているＦＥＴと、最も外側に
配置されているＦＥＴとの間で、入力合成回路３１の配
線長の差が生じ、これにより入力されるＲＦ信号に位相
差が生じる。
【０００６】したがってＦＥＴ部分では、位相差を持っ
た状態で電力増幅されるために、出力合成回路３２で合
成する際に、位相差によりＲＦ信号が打ち消し合ってし
まい、合成効率を低下させる上に、ＦＥＴの数の増加に
伴って入力合成回路３１や出力合成回路３２の配線長が
長くなるために、配線による損失が大きくなり、合成効
率がさらに低減することになる。また、当然のことなが
ら、横方向にＦＥＴを増やしていく場合には、ＦＥＴの
数に応じてＩＣの横方向の長さも大きくなり、ＩＣ全体
のチップ面積の縮小が難しくなる。
た状態で電力増幅されるために、出力合成回路３２で合
成する際に、位相差によりＲＦ信号が打ち消し合ってし
まい、合成効率を低下させる上に、ＦＥＴの数の増加に
伴って入力合成回路３１や出力合成回路３２の配線長が
長くなるために、配線による損失が大きくなり、合成効
率がさらに低減することになる。また、当然のことなが
ら、横方向にＦＥＴを増やしていく場合には、ＦＥＴの
数に応じてＩＣの横方向の長さも大きくなり、ＩＣ全体
のチップ面積の縮小が難しくなる。
【０００７】
【課題を解決するための手段】本発明の特徴は、マイク
ロ波、ミリ波用アナログＩＣにおいて、電力増幅部分の
複数のＦＥＴを縦型に積み重ねることで、ＦＥＴの入力
及び出力の合成回路を短くし、これにによりＦＥＴの入
力及び出力信号の位相差を低減すると同時に、ＩＣの横
幅を小さくすることが可能になる。
ロ波、ミリ波用アナログＩＣにおいて、電力増幅部分の
複数のＦＥＴを縦型に積み重ねることで、ＦＥＴの入力
及び出力の合成回路を短くし、これにによりＦＥＴの入
力及び出力信号の位相差を低減すると同時に、ＩＣの横
幅を小さくすることが可能になる。
【０００８】また必要に応じて、単体ＦＥＴに、その実
装位置に応じて、位相差を調整する回路を設けておくこ
とができる。
装位置に応じて、位相差を調整する回路を設けておくこ
とができる。
【０００９】
【発明の実施の形態】本発明の第一の実施の形態を図１
を用いて説明する。
を用いて説明する。
【００１０】まず、図１−ａは、ＦＥＴ、ゲート電極１
１，ドレイン電極１２、ソース電極１３の３つの電極が
形成されている半導体チップ１０の表面を示し、図１−
ｂはその裏面を示す。図１−ｂに示すように、半導体チ
ップ１０の裏面には、バイアホール１４を介して、表面
の３つの電極と同じ形状の電極が形成されている。
１，ドレイン電極１２、ソース電極１３の３つの電極が
形成されている半導体チップ１０の表面を示し、図１−
ｂはその裏面を示す。図１−ｂに示すように、半導体チ
ップ１０の裏面には、バイアホール１４を介して、表面
の３つの電極と同じ形状の電極が形成されている。
【００１１】図１−ｃは、ＩＣの配線１５及び増幅部分
の単体ＦＥＴ１６が形成されているＧａＡｓＩＣ基板１
７を示す平面図であり、この単体ＦＥＴ１６の上に、図
１−ａ及び図１−ｂに示した同一構成の複数（この例で
は３個）の半導体チップ１０を、相互に重なり合うよう
に積み重ねて実装して本発明の半導体装置を構成する。
図１−ｄは、この半導体装置の側面図であり、単体ＦＥ
Ｔ１６及びその上に縦型に積み重ねられた各半導体チッ
プ１０の各電極は、ＡｕＳｎ等のマウント材１８を用い
て接続されている。
の単体ＦＥＴ１６が形成されているＧａＡｓＩＣ基板１
７を示す平面図であり、この単体ＦＥＴ１６の上に、図
１−ａ及び図１−ｂに示した同一構成の複数（この例で
は３個）の半導体チップ１０を、相互に重なり合うよう
に積み重ねて実装して本発明の半導体装置を構成する。
図１−ｄは、この半導体装置の側面図であり、単体ＦＥ
Ｔ１６及びその上に縦型に積み重ねられた各半導体チッ
プ１０の各電極は、ＡｕＳｎ等のマウント材１８を用い
て接続されている。
【００１２】通常、半導体チップ１０の厚さは５０μｍ
から１００μｍ、横幅としては４００μｍから５００μ
ｍ程度であるため、本発明のように縦方向に積載するこ
とで、従来のように横方向にＦＥＴを配置する場合と比
較して、ＦＥＴの入出力部分での合成回路の配線長は１
／８から１／１０に短くできる。
から１００μｍ、横幅としては４００μｍから５００μ
ｍ程度であるため、本発明のように縦方向に積載するこ
とで、従来のように横方向にＦＥＴを配置する場合と比
較して、ＦＥＴの入出力部分での合成回路の配線長は１
／８から１／１０に短くできる。
【００１３】したがって、マイクロ波やミリ波用の電力
増幅用のＩＣでは、ＦＥＴの入出力信号の合成回路にお
ける位相差はきわめて小さくなり、電力の合成効率が向
上する。さらに、ＧａＡｓ等のＩＣ基板１７の横幅も、
単体ＦＥＴ１６の横幅以上になることがないために、従
来のＩＣに比べてチップ面積を大幅に縮小できる。
増幅用のＩＣでは、ＦＥＴの入出力信号の合成回路にお
ける位相差はきわめて小さくなり、電力の合成効率が向
上する。さらに、ＧａＡｓ等のＩＣ基板１７の横幅も、
単体ＦＥＴ１６の横幅以上になることがないために、従
来のＩＣに比べてチップ面積を大幅に縮小できる。
【００１４】つぎに本発明の第２の実施の形態を図２を
用いて説明する。
用いて説明する。
【００１５】この実施の形態では、単体ＦＥＴとして、
図２−ａのような構造を有する単体ＦＥＴ２１と、図２
−ｂに示すような構造を有する単体ＦＥＴ２２と、２−
ｃに示すような構造を有する単体ＦＥＴ２３とが用いら
れる。符号２４は、図２−ｂに示した構造の単体ＦＥＴ
２２，２３において、ＲＦ信号の入力部分であるゲート
電極の部分に縦型実装を行った場合に生じるわずかな位
相差を解消するために形成された位相調整回路を示し、
その実効長は、単体ＦＥＴ２２と，単体ＦＥＴ２との間
で所定の値だけ相違している。
図２−ａのような構造を有する単体ＦＥＴ２１と、図２
−ｂに示すような構造を有する単体ＦＥＴ２２と、２−
ｃに示すような構造を有する単体ＦＥＴ２３とが用いら
れる。符号２４は、図２−ｂに示した構造の単体ＦＥＴ
２２，２３において、ＲＦ信号の入力部分であるゲート
電極の部分に縦型実装を行った場合に生じるわずかな位
相差を解消するために形成された位相調整回路を示し、
その実効長は、単体ＦＥＴ２２と，単体ＦＥＴ２との間
で所定の値だけ相違している。
【００１６】図２−ａから図２−ｃに示した単体ＦＥＴ
ｂ２２、２３、２４は、図２−ｄに示すように、ＩＣ配
線が形成されているアルミナ基板２５の上に下から単体
ＦＥＴｃ２３、単体ＦＥＴｂ２２単体ＦＥＴａ２１の順
番に縦型に混晶半田２６を用いて実装する。この位相調
整回路２４は、個々の単体ＦＥＴが実装される位置に応
じて、配線長で調整するようにしてある。
ｂ２２、２３、２４は、図２−ｄに示すように、ＩＣ配
線が形成されているアルミナ基板２５の上に下から単体
ＦＥＴｃ２３、単体ＦＥＴｂ２２単体ＦＥＴａ２１の順
番に縦型に混晶半田２６を用いて実装する。この位相調
整回路２４は、個々の単体ＦＥＴが実装される位置に応
じて、配線長で調整するようにしてある。
【００１７】このように単体ＦＥＴを縦型に実装する場
合、その実装部分の位置に応じて入力部分に位相差を調
整する回路を付けることにより、特に動作周波数の高い
ミリ波用の電力増幅用のＩＣでは入力信号に対して実装
されたＦＥＴが全て同一の位相で動作するために、電力
の合成効率が向上するうえに、アルミナ基板２５の面積
を縮小できる。
合、その実装部分の位置に応じて入力部分に位相差を調
整する回路を付けることにより、特に動作周波数の高い
ミリ波用の電力増幅用のＩＣでは入力信号に対して実装
されたＦＥＴが全て同一の位相で動作するために、電力
の合成効率が向上するうえに、アルミナ基板２５の面積
を縮小できる。
【００１８】
【発明の効果】以上に説明したように本発明の半導体装
置によれば、複数個の単体ＦＥＴが相互に積み重なるよ
うに縦型に実装されているので、従来のように横方向に
ＦＥＴを配置する場合と比較して、ＦＥＴの入出力部分
での合成回路の配線長が大幅に短くでき、したがって、
マイクロ波やミリ波用の電力増幅用のＩＣでは、ＦＥＴ
の入出力信号の合成回路における位相差はきわめて小さ
くなり、電力の合成効率が向上する。
置によれば、複数個の単体ＦＥＴが相互に積み重なるよ
うに縦型に実装されているので、従来のように横方向に
ＦＥＴを配置する場合と比較して、ＦＥＴの入出力部分
での合成回路の配線長が大幅に短くでき、したがって、
マイクロ波やミリ波用の電力増幅用のＩＣでは、ＦＥＴ
の入出力信号の合成回路における位相差はきわめて小さ
くなり、電力の合成効率が向上する。
【００１９】また、単体ＦＥＴに、その実装位置に応じ
て、位相差を調整する回路を設けておくことにより、位
相差の影響をさらに小さくすることが可能になる。
て、位相差を調整する回路を設けておくことにより、位
相差の影響をさらに小さくすることが可能になる。
【図１】本発明の第１の実施の形態における半導体装置
を示し、（ａ）半導体チップの表面の平面図、（ｂ）は
裏面の平面図、（ｃ）はＩＣ基板の平面図、（ｄ）は半
導体装置の側面図。
を示し、（ａ）半導体チップの表面の平面図、（ｂ）は
裏面の平面図、（ｃ）はＩＣ基板の平面図、（ｄ）は半
導体装置の側面図。
【図２】本発明の第２の実施の形態における半導体装置
を示し、（ａ）は第１の半導体チップの平面図、（ｂ）
は第２の半導体チップの平面図、（ｃ）は第３の半導体
チップの平面図、（ｄ）は半導体装置の側面図。
を示し、（ａ）は第１の半導体チップの平面図、（ｂ）
は第２の半導体チップの平面図、（ｃ）は第３の半導体
チップの平面図、（ｄ）は半導体装置の側面図。
【図３】従来の半導体装置の平面図。
１０ 半導体チップ １１ ゲート電極 １２ ドレイン電極 １３ ソース電極 １４ バイアホール １５ 配線 １６ 単体ＦＥＴ １７ ＩＣ基板 ２１〜２３ 単体ＦＥＴ ２４ 位相調整回路 ２５ アルミナ基板 ２６ 混晶半田
Claims (1)
- 【請求項１】 表面及び裏面に電極を有する複数の半導
体チップが、各々の電極が隣接する半導体チップの電極
と接続されるように縦型に積み重ねた状態でＩＣ基板に
実装されており、かつ、前記半導体チップが縦型実装を
行った場合に生じる位相差を解消する位相調整回路を有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10421199A JP3232561B2 (ja) | 1999-04-12 | 1999-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10421199A JP3232561B2 (ja) | 1999-04-12 | 1999-04-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299430A JP2000299430A (ja) | 2000-10-24 |
| JP3232561B2 true JP3232561B2 (ja) | 2001-11-26 |
Family
ID=14374640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10421199A Expired - Fee Related JP3232561B2 (ja) | 1999-04-12 | 1999-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232561B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4955858B2 (ja) * | 2001-03-27 | 2012-06-20 | 古河電気工業株式会社 | 多層構造半導体装置 |
| DE10226363B4 (de) * | 2002-06-13 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelement |
-
1999
- 1999-04-12 JP JP10421199A patent/JP3232561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000299430A (ja) | 2000-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |