TW202010130A

TW202010130A - 高電子移動率電晶體及其形成方法

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Publication number: TW202010130A
Application number: TW107130131A
Authority: TW
Inventors: 周鈺傑; 林信志; 洪章响
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-08-29
Filing date: 2018-08-29
Publication date: 2020-03-01
Also published as: TWI676290B

Abstract

本發明實施例提供一種高電子移動率電晶體，包括：緩衝層位於基板上；阻障層位於緩衝層上，通道區位於緩衝層中，鄰近緩衝層與阻障層之介面；能帶調整層位於阻障層上，由上而下包括第一能帶調整層、第二能帶調整層、及第三能帶調整層；鈍化層位於阻障層上，鄰接能帶調整層；閘極電極位於能帶調整層上，並與能帶調整層電性連接；及源極/汲極電極，分別位於閘極電極之兩相對側，穿過鈍化層，設於阻障層上；第一能帶調整層、第二能帶調整層、及第三能帶調整層分別包括N型摻雜、未摻雜、及P型摻雜三五族半導體或二六族半導體。

Description

高電子移動率電晶體及其形成方法

本發明實施例係有關於一種半導體技術，特別是有關於一種高電子移動率電晶體。

高電子移動率電晶體(High Electron Mobility Transistor，HEMT)因具有高崩潰電壓、高輸出電壓等優點，廣泛應用於高功率半導體裝置當中，以滿足消費電子產品、通訊硬體、電動車、或家電市場需求。

增強型(enhancement mode，E-mode)高電子移動率電晶體在未外加閘極電壓時，即為截止狀態。傳統上，使用P型三五族半導體與閘極電性連接以做為能帶調整層。隨著超高壓應用的需求，需要更高的高電子移動率電晶體的臨界電壓(threshold voltage，Vt)。然而，產生的閘極漏電亦更大，而易造成元件損傷。

雖然現有的高電子移動率電晶體大致符合需求，但並非各方面皆令人滿意，特別是提升高電子移動率電晶體的臨界電壓與降低其閘極漏電仍需進一步改善。

根據一實施例，本發明提供一種高電子移動率電晶體包括：緩衝層，位於基板上；阻障層，位於緩衝層上，通道區位於緩衝層中，鄰近緩衝層與阻障層之介面；能帶調整層，位於阻障層上，由上而下包括第一能帶調整層、第二能帶調整層、及第三能帶調整層；鈍化層，位於阻障層上，鄰接能帶調整層；閘極電極，位於能帶調整層上，並與能帶調整層電性連接；及源極/汲極電極，分別位於閘極電極之兩相對側，穿過鈍化層，設於阻障層上；第一能帶調整層包括N型摻雜三五族半導體或N型摻雜二六族半導體，第二能帶調整層包括未摻雜三五族半導體或未摻雜二六族半導體，第三能帶調整層包括P型摻雜三五族半導體或P型摻雜二六族半導體。

根據其他的實施例，本發明提供一種高電子移動率電晶體的形成方法，包括：形成緩衝層於基板上；形成阻障層於緩衝層上，通道區位於緩衝層中，鄰近緩衝層與阻障層之介面；形成一能帶調整層於阻障層上，由上而下包括第一能帶調整層、第二能帶調整層、及第三能帶調整層；形成鈍化層於阻障層上，鄰接能帶調整層；形成閘極電極於能帶調整層上，並與能帶調整層電性連接；及形成源極/汲極電極分別位於閘極電極之兩相對側，穿過鈍化層，設於阻障層上；第一能帶調整層包括N型摻雜三五族半導體或N型摻雜二六族半導體，第二能帶調整層包括未摻雜三五族半導體或未摻雜二六族半導體，第三能帶調整層包括P型摻雜三五族半導體或P型摻雜二六族半導體。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧高電子移動率電晶體

102‧‧‧基板

104‧‧‧緩衝層

106‧‧‧阻障層

108‧‧‧通道區

110‧‧‧能帶調整層

110a‧‧‧第一能帶調整層

110b‧‧‧第二能帶調整層

110c‧‧‧第三能帶調整層

110P‧‧‧能帶調整層

110NP‧‧‧能帶調整層

112‧‧‧第一鈍化層

112a‧‧‧第二鈍化層

114‧‧‧源極/汲極電極

116‧‧‧閘極電極

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1~3、4A、4B、4C、5~8圖係根據一些實施例繪示出形成高電子移動率電晶體不同階段的剖面示意圖。

第9圖係根據一些實施例所繪示之高電子移動率電晶體的汲極電流-閘極電壓圖。

第10圖係根據一些實施例所繪示之高電子移動率電晶體的閘極電流-閘極電壓圖。

以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的高電子移動率電晶體可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。

本發明實施例提供一種高電子移動率電晶體(high electron mobility transistor，HEMT)，在閘極下方形成能帶調整層，其由上而下依序為N型摻雜、未摻雜、及P型摻雜三五族半導體或二六族半導體的能帶調整層結構，可有效提高臨界電壓，並降低閘極漏電。

第1至8圖係根據一些實施例繪示出形成高電子移動率電晶體100不同階段的剖面示意圖。如第1圖所繪示，提供一基板102。在一些實施例中，此基板102可為Al₂O₃(藍寶石 (sapphire))基板。此外，上述半導體基板亦可為元素半導體，包括矽(silicon)或鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。在一些實施例中，基板102可為單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator)基板，上述絕緣層覆半導體基板可包括底板、設置於底板上之埋藏氧化層、或設置於埋藏氧化層上之半導體層。

接著，如第2圖所繪示，在基板102上形成緩衝層104。在一些實施例中，緩衝層104包括III-V族半導體，例如GaN。緩衝層104亦可包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族半導體材料、或上述之組合。在一些實施例中，緩衝層104厚度小於20μm。在一些實施例中，可使用分子束磊晶法(molecular-beam epitaxy，MBE)、有機金屬氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他適當之方法、或上述之組合在基板102上形成緩衝層104。

接著，如第3圖所繪示，在緩衝層104上形成阻障層106，在一些實施例中，阻障層106包括與緩衝層104相異之材料。阻障層106可包括III-V族半導體，例如Al_xGa_1-xN，其中0<x<1。阻障層106亦可包括GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或上述之組合。在一些實施例中，阻障層106厚度小於100nm。在一些實施例中，可使用分子束磊晶法、有機金屬氣相沉積法、氫化物氣相磊晶法、其他適當之方法、或上述之組合在緩衝層104上形成阻障層106。

由於緩衝層104與阻障層106之材料相異，其能帶間隙(band gap)不同，緩衝層104與阻障層106的介面處形成異質接面(heterojunction)。異質接面處的能帶彎曲，導帶(conduction band)彎曲深處形成量子井(quantum well)，將壓電效應(Piezoelectricity)所產生的電子約束於量子井中，因此在緩衝層104與阻障層106的介面處形成二維電子氣(two-dimensional electron gas，2DEG)，進而形成導通電流。如第3圖所示，在緩衝層104與阻障層106的介面處形成通道區108，通道區108即為二維電子氣形成導通電流之處。

接著，如第4A圖所繪示，在阻障層106上形成能帶調整層(band adjustment layer)110。在一些實施例中，能帶調整層110由上而下包括第一能帶調整層110a、第二能帶調整層110b、第三能帶調整層110c。在一些實施例中，第一能帶調整層110a與第二能帶調整層110b直接接觸，且第二能帶調整層110b與第三能帶調整層110c直接接觸。

在一些實施例中，第三能帶調整層110c包括P型摻雜三五族半導體或P型摻雜二六族半導體。舉例而言，第三能帶調整層110c包括P型摻雜之GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、CdS、CdTe、SiGe、SiC、或ZnS。在一些實施例中，第三能帶調整層110c係以Mg、Zn、Ca、Be、Sr、Ba、Ra、C、Ag、Au、Li、或Na進行P型摻雜，其P型摻雜濃度介於1E15/cm³至1E25/cm³之間。在一些實施例中，第三能帶調整層110c之厚度為能帶調整層110之厚度的1%至99%，較佳為能帶調整層110之厚度的50%至90%，第三能帶調整層110c之厚度介於1nm至1000nm。在一些實施例中，可藉由調整第三能帶調整層110c的P型摻雜濃度以及厚度調整能帶的高低。舉例而言，第三能帶調整層110c的P型摻雜濃度較高以及厚度較厚時，能帶可能較高，因而在通道區108中所產生的二維電子氣可能較少。反之，第三能帶調整層110c的P型摻雜濃度較低以及厚度較薄時，能帶可能較低，因而在通道區108中所產生的二維電子氣可能較多。在一些實施例中，可使用分子束磊晶法、有機金屬氣相沉積法、化學氣相沉積法、氫化物氣相磊晶法，在阻障層106上沉積P型摻雜三五族半導體材料或P型摻雜二六族半導體材料以形成第三能帶調整層110c。

在一些實施例中，第二能帶調整層110b包括未摻雜三五族半導體或未摻雜二六族半導體。舉例而言，第二能帶調整層110b包括未摻雜之GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、CdS、CdTe、SiGe、SiC、或ZnS。在一些實施例中，第二能帶調整層110b之厚度為能帶調整層110 之厚度的1%至99%，較佳為能帶調整層110之厚度的10%至50%。在一些實施例中，第二能帶調整層110b厚度介於10nm至1000nm。第二能帶調整層110b之厚度若太厚，則閘極電阻太高，第二能帶調整層110b之厚度若太薄，則在對能帶調整層110施加逆向偏壓時空乏區太小，無法有效降低閘極漏電。在一些實施例中，可使用分子束磊晶法、有機金屬氣相沉積法、化學氣相沉積法、氫化物氣相磊晶法，在第三能帶調整層110c上沉積未摻雜三五族半導體材料或未摻雜二六族半導體材料以形成第二能帶調整層110b。

在一些實施例中，第一能帶調整層110a包括N型摻雜三五族半導體或N型摻雜二六族半導體。舉例而言，第一能帶調整層110a包括N型摻雜之GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、CdS、CdTe、SiC、SiGe、或ZnS。在一些實施例中，第一能帶調整層110a係以Si、C、Ge、Sn、Pb、Cl、Br、或I進行N型摻雜，其N型摻雜濃度介於1E15/cm³至1E25/cm³之間。在一些實施例中，第一能帶調整層110a之厚度為能帶調整層110之厚度的1%至99%，較佳為能帶調整層110之厚度的10%至50%，第一能帶調整層110a的厚度介於1nm至1000nm。在一些實施例中，可藉由調整第一能帶調整層110a的N型摻雜濃度以及厚度調整能帶的高低。舉例而言，當第一能帶調整層110a的N型摻雜濃度較高以及厚度較厚時，在高電子移動率電晶體100開啟(閘極電壓大於零)時，能帶調整層110整體能帶較不易降低。反之，當第一能帶調整層110a的N型摻雜濃度較低以及厚度較薄時，在高電子移動率電晶體100開啟 (閘極電壓大於零)時，能帶調整層110整體能帶較容易降低。在一些實施例中，可使用分子束磊晶法、有機金屬氣相沉積法、化學氣相沉積法、氫化物氣相磊晶法，在第二能帶調整層110b上沉積N型摻雜三五族半導體材料或N型摻雜二六族半導體材料以形成第一能帶調整層110a。

在一些實施例中，第一能帶調整層110a、第二能帶調整層110b、及第三能帶調整層110c可包括同一種三五族半導體材料或二六族半導體材料，藉由N型摻雜、未摻雜、P型摻雜之摻質及濃度調整能帶調整層110的能帶結構。在另一些實施例中，第一能帶調整層110a、第二能帶調整層110b、及第三能帶調整層110c可包括不同三五族半導體材料或二六族半導體材料，可藉由不同材料不同的能帶結構，以及N型摻雜、未摻雜、P型摻雜之摻質及濃度調整能帶調整層110的能帶結構。

接著，可藉由微影及蝕刻製程將第一能帶調整層110a、第二能帶調整層110b、及第三能帶調整層110c圖案化而形成能帶調整層110。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烤(soft baking)、罩幕對準、曝光圖案、曝光後烘烤、光阻顯影、清洗及乾燥(例如硬烤(hard baking))、其他合適的技術、或上述之組合。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻)、濕蝕刻製程、或上述之組合。在一些實施例中，能帶調整層110位於後續將形成的閘極電極的下方。

值得注意的是，在前述說明中，係分別沉積第三能帶調整層110c、第二能帶調整層110b、及第一能帶調整層 110a後再一起圖案化而形成能帶調整層110。然而，本發明實施例並不以此為限。在一些實施例中，可在分別沉積第三能帶調整層110c、第二能帶調整層110b、及第一能帶調整層110a後分別圖案化以形成能帶調整層能帶調整層110。

相較於如第4B圖所示的僅包括第三能帶調整層110c的P能帶調整層結構110P或如第4C圖所示的由上而下僅包括第一能帶調整層110a及第三能帶調整層110c的NP能帶調整層結構110NP，藉由形成由上而下包括第一能帶調整層110a、第二能帶調整層110b、第三能帶調整層110c的NIP能帶調整層110可提高高電子移動率電晶體100開啟(閘極電壓大於零)時的能帶。如此一來，緩衝層104與臨界電壓調整層106之介面處的導帶能量較高，導致通道區108中二維電子氣較少。若欲於通道區108形成導通電流，需再增加閘極電壓，才能使能帶下降，形成導通電流。因此，NIP能帶調整層結構110可提升高電子移動率電晶體100的臨界電壓，消除超高壓雜訊干擾。在一些實施例中，具有NIP能帶調整層結構110的電子移動率電晶體100可適用於大於1000V的應用。

此外，相較於P能帶調整層結構110P或NP能帶調整層結構110NP，NIP能帶調整層結構110在高電子移動率電晶體100開啟(閘極電壓大於零)時是逆向偏壓，此時第二能帶調整層110b可使空乏區變大。如此一來，閘極漏電可大幅降低，因而可增加閘極電壓操作範圍。

值得注意的是，在第4A圖中能帶調整層110包括三層能帶調整層110a、110b、110c，然而，本發明實施例並不以此為限，能帶調整層110可包括三層以上的能帶調整層，其整體而言由上而下包括N型摻雜三五族半導體或N型摻雜二六族半導體、未摻雜三五族半導體或未摻雜二六族半導體、及P型摻雜三五族半導體或P型摻雜二六族半導體，視製程需求而定。

接著，如第5圖所示，形成第一鈍化層112於阻障層106上並鄰接能帶調整層110。在一些實施例中，第一鈍化層112可包括SiO₂、SiN₃、SiON、Al₂O₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzoxazole，PBO)、其他絕緣材料、或上述之組合。第一鈍化層112厚度介於1nm至1000nm之間。在一些實施例中，可使用有機金屬氣相沉積法、化學氣相沉積法、旋轉塗佈法、其他適當之方法、或上述之組合形成第一鈍化層112。在一些實施例中，第一鈍化層112可毯覆性地(blanketly)形成於阻障層106及能帶調整層110上。接著，第一鈍化層112可經化學機械研磨(chemical mechanical polishing，CMP)而具有平坦的上表面。在一些實施例中，第一鈍化層112的頂表面與能帶調整層110的頂表面等高。第一鈍化層112可保護下方的膜層，並提供物理隔離及結構支撐。

接著，如第6圖所示，形成源極/汲極電極114，其穿過第一鈍化層112，設置於阻障層106上。在一些實施例中，源極/汲極電極114各自可包括Ti、Al、W、Au、Pd、其他適當之金屬材料、其合金、或上述之組合。在一些實施例中，可進行微影製程及蝕刻製程，於第一鈍化層112中形成源極/汲極電極開口，接著以化學氣相沉積法、物理氣相沉積法(例如蒸鍍或濺鍍)、電鍍、原子層沉積法、其他適當之方法、或上述之組合於第一鈍化層112上沉積導電材料並填入上述源極/汲極電極開口中，之後以蝕刻製程去除開口以外的導電材料，以形成源極/汲極電極114。

接著，如第7圖所示，形成第二鈍化層112a於第一鈍化層112、能帶調整層110、及源極/汲極電極114上。在一些實施例中，第二鈍化層112a可包括SiO₂、SiN₃、SiON、Al₂O₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzoxazole，PBO)、其他絕緣材料、或上述之組合。在一些實施例中，第一鈍化層112與第二鈍化層112a材料相同。在另一些實施例中，第一鈍化層112與第二鈍化層112a材料不同。第二鈍化層112a厚度介於1nm至1000nm之間。在一些實施例中，可使用有機金屬氣相沉積法、化學氣相沉積法、旋轉塗佈法、其他適當之方法、或上述之組合形成第二鈍化層112a。在一些實施例中，可順應性地(conformally)形成第二鈍化層112a於第一鈍化層112、能帶調整層110、及源極/汲極電極114上。

接著，如第8圖所繪示，形成閘極電極116於能帶調整層110上。在一些實施例中，閘極電極116可包括多晶矽、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑、其相似物、或以上之組合)、金屬合金、金屬氮化物(例如氮化鎢、氮化鉬、氮化鈦、氮化鉭、其相似物、或以上之組合)、金屬矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、其相似物、或以上之組合)、金屬氧化物(氧化釕、氧化銦錫、其相似物、或以上之組合)、其他適用的導電材料、或上述之組合。在一些實施例中，可進行微影製程及蝕刻製程，以於第二鈍化層112a中形成閘極開口，接著使用化學氣相沉積製程(例如低壓氣相沉積製程或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如電阻加熱蒸鍍法、電子束蒸鍍法、或濺鍍法)、電鍍法、原子層沉積製程、其他合適的製程、或上述之組合於第二鈍化層112a上沉積導電材料，並填入上述閘極開口中，之後以蝕刻製程去除開口以外的導電材料以形成閘極電極116。在一些實施例中，閘極電極116與能帶調整層110上電性連接。

如上所述，藉由於閘極下方由上而下形成包括N型摻雜三五族半導體或N型摻雜二六族半導體、未摻雜三五族半導體或未摻雜二六族半導體、及P型摻雜三五族半導體或P型摻雜二六族半導體的NIP能帶調整層，可提高高電子移動率電晶體的臨界電壓，消除超高壓雜訊干擾，並可降低閘極漏電電流，以增加閘極操作範圍。

第9圖係根據一些實施例所繪示之高電子移動率電晶體的汲極電流-閘極電壓圖。虛線數據代表高電子移動率電晶體包括P能帶調整層結構110P，鍊線數據代表高電子移動率電晶體包括NP能帶調整層結構110NP，實線數據代表高電子移動率電晶體包括NIP能帶調整層110。

如第9圖所示，在相同汲極電流之下，具有NIP結構能帶調整層110的高電子移動率電晶體的閘極電壓較大。亦即，具有NIP結構能帶調整層110的高電子移動率電晶體的臨界電壓較大。因此，NIP結構能帶調整層110在高電子移動率電晶體開啟(閘極電壓大於零)時，可有效增加臨界電壓。

第10圖係根據一些實施例所繪示之高電子移動率電晶體的閘極電流-閘極電壓圖。虛線數據代表高電子移動率電晶體包括P能帶調整層結構110P，鍊線數據代表高電子移動率電晶體包括NP能帶調整層結構110NP，實線數據代表高電子移動率電晶體包括NIP能帶調整層110。

如第10圖所示，在相同的閘極電壓下，具有NIP結構能帶調整層110的高電子移動率電晶體的閘極電流較小。亦即，具有NIP結構能帶調整層110的高電子移動率電晶體的閘極漏電較小。因此，NIP結構能帶調整層110可有效增加閘極操作之範圍。

綜上所述，本發明實施例提供一種形成高電子移動率電晶體的方法，於閘極下方由上而下形成包括N型摻雜三五族半導體或N型摻雜二六族半導體、未摻雜三五族半導體或未摻雜二六族半導體、及P型摻雜三五族半導體或P型摻雜二六族半導體的能帶調整層(NIP結構能帶調整層)，可提高高電子移動率電晶體的臨界電壓，消除超高壓雜訊干擾，並可降低閘極漏電電流，以增加閘極操作範圍。

應注意的是，雖然以上描述了本發明一些實施例的優點與功效，但並非各個實施例都需要達到所有的優點與功效。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。