JPH07235551A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPH07235551A JPH07235551A JP2297294A JP2297294A JPH07235551A JP H07235551 A JPH07235551 A JP H07235551A JP 2297294 A JP2297294 A JP 2297294A JP 2297294 A JP2297294 A JP 2297294A JP H07235551 A JPH07235551 A JP H07235551A
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Abstract
(57)【要約】
【目的】初段のＪ−ＦＥＴの伝達特性の劣化を防ぎ、デ
ュアルゲートＪ−ＦＥＴのドレイン−ソース間電流の大
電流域での伝達特性を向上させる。 【構成】環状の第２ゲート拡散層５を第２ゲート電極１
３，金属配線１４および中央拡散層３ａを介してシリコ
ン基板１に接続することにより、従来例の拡散層を用い
て接続するＪ−ＦＥＴの伝達特性の劣化を無くす。
ュアルゲートＪ−ＦＥＴのドレイン−ソース間電流の大
電流域での伝達特性を向上させる。 【構成】環状の第２ゲート拡散層５を第２ゲート電極１
３，金属配線１４および中央拡散層３ａを介してシリコ
ン基板１に接続することにより、従来例の拡散層を用い
て接続するＪ−ＦＥＴの伝達特性の劣化を無くす。
Description
【０００１】
【産業上の利用分野】本発明は接合型電界効果トランジ
スタに関し、特にデュアルゲート型の接合型電界効果ト
ランジスタ（以下デュアルゲートＪ−ＦＥＴと記す）に
関する。
スタに関し、特にデュアルゲート型の接合型電界効果ト
ランジスタ（以下デュアルゲートＪ−ＦＥＴと記す）に
関する。
【０００２】
【従来の技術】従来のデュアルゲートＪ−ＦＥＴは、図
２（ａ）に平面図、図２（ｂ）に図２（ａ）のＢ−Ｂ′
部を拡大した断面図で示すように、Ｐ+ 型のシリコン基
板１の上に形成したＮ型のエピタキシャル成長層２と、
このエピタキシャル成長層２に形成して底部がシリコン
基板１に接続し、且つ素子形成領域の外周を区画するＰ
+ 型のガードリング拡散層３および内周を区画するＰ+
型中央拡散層３ａと、この素子形成領域内のエピタキシ
ャル成長層２の一部にガードリング拡散層３および中央
拡散層３ａと同時に形成して底部がシリコン基板１に接
続するＰ+ 型のコンタクト用拡散層１５と、素子形成領
域のエピタキシャル成長層２に環状に形成したＰ型の第
１ゲート拡散層４および第１ゲート拡散層４の内側に環
状に形成してその一部をコンタクト用拡散層１５と接続
したＰ型の第２ゲート拡散層５と、第１ゲート拡散層４
とガードリング拡散層３との間に形成したＮ+ 型のソー
ス拡散層６と、第２ゲート拡散層５と中央拡散層３ａと
の間に形成したＮ+ 型のドレイン拡散層７と、素子形成
領域を含む表面に形成した酸化シリコン膜８に設けたコ
タクトホールを介してソース拡散層６とガードリング拡
散層３とを接続するソース電極１１および同様に第１ゲ
ート拡散層４に接続する第１ゲート電極９並びにドレイ
ン拡散層７に接続するドレイン電極１０とを備えて構成
される。
２（ａ）に平面図、図２（ｂ）に図２（ａ）のＢ−Ｂ′
部を拡大した断面図で示すように、Ｐ+ 型のシリコン基
板１の上に形成したＮ型のエピタキシャル成長層２と、
このエピタキシャル成長層２に形成して底部がシリコン
基板１に接続し、且つ素子形成領域の外周を区画するＰ
+ 型のガードリング拡散層３および内周を区画するＰ+
型中央拡散層３ａと、この素子形成領域内のエピタキシ
ャル成長層２の一部にガードリング拡散層３および中央
拡散層３ａと同時に形成して底部がシリコン基板１に接
続するＰ+ 型のコンタクト用拡散層１５と、素子形成領
域のエピタキシャル成長層２に環状に形成したＰ型の第
１ゲート拡散層４および第１ゲート拡散層４の内側に環
状に形成してその一部をコンタクト用拡散層１５と接続
したＰ型の第２ゲート拡散層５と、第１ゲート拡散層４
とガードリング拡散層３との間に形成したＮ+ 型のソー
ス拡散層６と、第２ゲート拡散層５と中央拡散層３ａと
の間に形成したＮ+ 型のドレイン拡散層７と、素子形成
領域を含む表面に形成した酸化シリコン膜８に設けたコ
タクトホールを介してソース拡散層６とガードリング拡
散層３とを接続するソース電極１１および同様に第１ゲ
ート拡散層４に接続する第１ゲート電極９並びにドレイ
ン拡散層７に接続するドレイン電極１０とを備えて構成
される。
【０００３】ここで、ソース拡散層６はソース電極１１
およびガードリング拡散層３を介してシリコン基板１に
接続され、第２ゲート拡散層５はコンタクト用拡散層１
５を介してシリコン基板１に接続される。これによっ
て、第２ゲート拡散層５を有する初段のＪ−ＦＥＴ（接
合型電界効果トランジスタ）と第１ゲート拡散層４を有
する後段のＪ−ＦＥＴがカスケード接続され、初段のＪ
−ＦＥＴのゲートと後段のＪ−ＦＥＴのソースが接続さ
れた構成を有している。
およびガードリング拡散層３を介してシリコン基板１に
接続され、第２ゲート拡散層５はコンタクト用拡散層１
５を介してシリコン基板１に接続される。これによっ
て、第２ゲート拡散層５を有する初段のＪ−ＦＥＴ（接
合型電界効果トランジスタ）と第１ゲート拡散層４を有
する後段のＪ−ＦＥＴがカスケード接続され、初段のＪ
−ＦＥＴのゲートと後段のＪ−ＦＥＴのソースが接続さ
れた構成を有している。
【０００４】また、初段および後段のＪ−ＦＥＴはそれ
ぞれ所望のＩDS（ドレイン・ソース間電流）を得るた
め、第１ゲート拡散層４と第２ゲート拡散層５は個々の
工程でイオン注入と押込みを行い各ゲート拡散層底部と
シリコン基板１との間の距離を調整する。
ぞれ所望のＩDS（ドレイン・ソース間電流）を得るた
め、第１ゲート拡散層４と第２ゲート拡散層５は個々の
工程でイオン注入と押込みを行い各ゲート拡散層底部と
シリコン基板１との間の距離を調整する。
【０００５】
【発明が解決しようとする課題】上述した従来のデュア
ルゲートＪ−ＦＥＴは、素子形成領域内に形成されたコ
タクト用拡散層を介して第２ゲート拡散層と半導体基板
との間が接続されているが、第１ゲート拡散層および第
２ゲート拡散層と、半導体基板との距離を調整するため
の熱処理（１０００℃，１〜２時間）によってゲート拡
散層の押し込みを行なう際に、第２のゲート拡散層と半
導体基板を接続しているコンタクト用拡散層も押し込ま
れる。その結果、コンタクト用拡散層の、層抵抗（約３
０Ω／□）も変動し、層抵抗が高くなった場合、コタク
ト用拡散層の抵抗値が高くなり、初段のＪ−ＦＥＴの伝
達特性が劣化し、結果としてデュアルゲートＪ−ＦＥＴ
のＩDSの大電流側で伝達特性が低下するという問題点が
あった。
ルゲートＪ−ＦＥＴは、素子形成領域内に形成されたコ
タクト用拡散層を介して第２ゲート拡散層と半導体基板
との間が接続されているが、第１ゲート拡散層および第
２ゲート拡散層と、半導体基板との距離を調整するため
の熱処理（１０００℃，１〜２時間）によってゲート拡
散層の押し込みを行なう際に、第２のゲート拡散層と半
導体基板を接続しているコンタクト用拡散層も押し込ま
れる。その結果、コンタクト用拡散層の、層抵抗（約３
０Ω／□）も変動し、層抵抗が高くなった場合、コタク
ト用拡散層の抵抗値が高くなり、初段のＪ−ＦＥＴの伝
達特性が劣化し、結果としてデュアルゲートＪ−ＦＥＴ
のＩDSの大電流側で伝達特性が低下するという問題点が
あった。
【０００６】
【課題を解決するための手段】本発明の接合型電界効果
トランジスタは、一導電型半導体基板上に形成した逆導
電型のエピタキシャル成長層と、前記エピタキシャル成
長層に形成して底部を前記半導体基板に接続し素子形成
領域の外周を区画する一導電型のガードリング拡散層お
よび素子形成領域の内周を区画する一導電型の中央拡散
層と、前記素子形成領域のエピタキシャル層に環状に形
成した一導電型の第１ゲート拡散層および前記第１ゲー
ト拡散層の内側に環状に形成した一導電型の第２ゲート
拡散層と、前記第１ゲート拡散層と前記ガードリング拡
散層の間の前記エピタキシャル層に形成しソース電極を
介して前記ガードリング拡散層と電気的に接続した逆導
電型のソース拡散層と、前記第２ゲート拡散層と前記中
央拡散層との間の前記エピタキシャル層に形成した逆導
電型のドレイン拡散層と、前記第２ゲート拡散層と中央
拡散層との間を電気的に接続する電極配線とを有する。
トランジスタは、一導電型半導体基板上に形成した逆導
電型のエピタキシャル成長層と、前記エピタキシャル成
長層に形成して底部を前記半導体基板に接続し素子形成
領域の外周を区画する一導電型のガードリング拡散層お
よび素子形成領域の内周を区画する一導電型の中央拡散
層と、前記素子形成領域のエピタキシャル層に環状に形
成した一導電型の第１ゲート拡散層および前記第１ゲー
ト拡散層の内側に環状に形成した一導電型の第２ゲート
拡散層と、前記第１ゲート拡散層と前記ガードリング拡
散層の間の前記エピタキシャル層に形成しソース電極を
介して前記ガードリング拡散層と電気的に接続した逆導
電型のソース拡散層と、前記第２ゲート拡散層と前記中
央拡散層との間の前記エピタキシャル層に形成した逆導
電型のドレイン拡散層と、前記第２ゲート拡散層と中央
拡散層との間を電気的に接続する電極配線とを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）は本発明の一実施例を示す半導
体チップの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′
部を拡大した断面図である。
体チップの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′
部を拡大した断面図である。
【０００９】図１（ａ），（ｂ）に示すように、Ｐ+ 型
のシリコン基板１の上にＮ型のエピタキシャル成長層２
を５〜７μｍの厚さに形成し、エピタキシャル成長層２
の上に酸化シリコン膜８を形成する。次に、フォトリソ
グラフィ技術を用いて酸化シリコン膜８を選択的に開孔
し、この開孔部のエピタキシャル層２にホウ素を熱拡散
して底部がシリコン基板１に達し、且つ素子形成領域の
外周を区画するＰ+ 型のガードリング拡散層３および素
子形成領域の内周を区画するＰ+ 型の中央拡散層３ａの
それぞれを形成する。
のシリコン基板１の上にＮ型のエピタキシャル成長層２
を５〜７μｍの厚さに形成し、エピタキシャル成長層２
の上に酸化シリコン膜８を形成する。次に、フォトリソ
グラフィ技術を用いて酸化シリコン膜８を選択的に開孔
し、この開孔部のエピタキシャル層２にホウ素を熱拡散
して底部がシリコン基板１に達し、且つ素子形成領域の
外周を区画するＰ+ 型のガードリング拡散層３および素
子形成領域の内周を区画するＰ+ 型の中央拡散層３ａの
それぞれを形成する。
【００１０】次に、同様にして酸化シリコン膜８を選択
的に開孔してリンを熱拡散し、素子形成領域のガードリ
ング拡散層３側のＮ+ 型のソース拡散層６と中央拡散層
３ａ側のＮ+ 型のドレイン拡散層７のそれぞれを形成す
る。
的に開孔してリンを熱拡散し、素子形成領域のガードリ
ング拡散層３側のＮ+ 型のソース拡散層６と中央拡散層
３ａ側のＮ+ 型のドレイン拡散層７のそれぞれを形成す
る。
【００１１】次に、酸化シリコン膜８を選択的に開孔し
てホウ素イオンを加速エネルギー５０ｋｅＶ、ドーズ量
１．４×１０15ｃｍ-2でイオン注入してＮ2 ガス雰囲気
中で１０００℃の熱処理により幅が１．０〜１．５μｍ
で深さが２．０〜３．０μｍの環状の第１ゲート拡散層
４をソース拡散層６とドレイン拡散層７との間に形成す
る。次に、同様にホウ素イオンを加速エネルギー５０ｋ
ｅＶ、ドーズ量７．０×１０14ｃｍ-2でイオン注入して
熱処理し、幅が２．０〜２．５μｍで深さが１．５〜
２．０μｍの環状の第２ゲート拡散層５を第１ゲート拡
散層とドレイン拡散層７との間に形成する。
てホウ素イオンを加速エネルギー５０ｋｅＶ、ドーズ量
１．４×１０15ｃｍ-2でイオン注入してＮ2 ガス雰囲気
中で１０００℃の熱処理により幅が１．０〜１．５μｍ
で深さが２．０〜３．０μｍの環状の第１ゲート拡散層
４をソース拡散層６とドレイン拡散層７との間に形成す
る。次に、同様にホウ素イオンを加速エネルギー５０ｋ
ｅＶ、ドーズ量７．０×１０14ｃｍ-2でイオン注入して
熱処理し、幅が２．０〜２．５μｍで深さが１．５〜
２．０μｍの環状の第２ゲート拡散層５を第１ゲート拡
散層とドレイン拡散層７との間に形成する。
【００１２】次に、酸化シリコン膜８に形成したコンタ
クトホールを含む表面に厚さ１．５μｍの第１層目のア
ルミニウム膜を堆積してパターニングし、第１ゲート拡
散層４と接続する第１ゲート電極９，ソース拡散層６と
ガードリング拡散層３とを接続するソース電極１１，ド
レイン拡散層７と接続するドレイン電極１０のそれぞれ
を形成する。次に、ドレイン電極１０の表面を被覆する
層間絶縁膜１２を選択的に形成した後、酸化シリコン膜
８に形成したコンタクトホールを介して第２ゲート拡散
層５に接続する第２ゲート電極１３およびドレイン電極
１０を跨いで第２ゲート電極１３と中央拡散層３ａとの
間を接続する金属配線１４を厚さ１．５μｍの第２層目
のアルミニウム膜で選択的に形成する。
クトホールを含む表面に厚さ１．５μｍの第１層目のア
ルミニウム膜を堆積してパターニングし、第１ゲート拡
散層４と接続する第１ゲート電極９，ソース拡散層６と
ガードリング拡散層３とを接続するソース電極１１，ド
レイン拡散層７と接続するドレイン電極１０のそれぞれ
を形成する。次に、ドレイン電極１０の表面を被覆する
層間絶縁膜１２を選択的に形成した後、酸化シリコン膜
８に形成したコンタクトホールを介して第２ゲート拡散
層５に接続する第２ゲート電極１３およびドレイン電極
１０を跨いで第２ゲート電極１３と中央拡散層３ａとの
間を接続する金属配線１４を厚さ１．５μｍの第２層目
のアルミニウム膜で選択的に形成する。
【００１３】ここで、ソース拡散層６はソース電極１１
およびガードリング拡散層３を介してシリコン基板１に
接続され、第２ゲート電極１３は配線１４および中央拡
散層３ａを介してシリコン基板１に接続され、第２ゲー
ト拡散層５を有する初段のＪ−ＦＥＴと第１ゲート拡散
層４を有する初段のＪ−ＦＥＴがカスケード接続された
構成を有する。
およびガードリング拡散層３を介してシリコン基板１に
接続され、第２ゲート電極１３は配線１４および中央拡
散層３ａを介してシリコン基板１に接続され、第２ゲー
ト拡散層５を有する初段のＪ−ＦＥＴと第１ゲート拡散
層４を有する初段のＪ−ＦＥＴがカスケード接続された
構成を有する。
【００１４】
【発明の効果】以上説明したように本発明は、第２層目
の金属配線で第２ゲート電極と中央拡散層との間を接続
することにより、従来例で第２ゲート拡散層とシリコン
基板との間を接続していた拡散層の拡散抵抗値の変動に
起因する初段のＪ−ＦＥＴの伝達特性の劣化を防止し、
デュアルゲートＪ−ＦＥＴのドレイン−ソース間電流の
大電流側での伝達特性を向上させるという効果を有す
る。
の金属配線で第２ゲート電極と中央拡散層との間を接続
することにより、従来例で第２ゲート拡散層とシリコン
基板との間を接続していた拡散層の拡散抵抗値の変動に
起因する初段のＪ−ＦＥＴの伝達特性の劣化を防止し、
デュアルゲートＪ−ＦＥＴのドレイン−ソース間電流の
大電流側での伝達特性を向上させるという効果を有す
る。
【図１】本発明の一実施例を示す半導体チップの平面図
およびＡ−Ａ′部拡大断面図。
およびＡ−Ａ′部拡大断面図。
【図２】従来のデュアルゲートＪ−ＦＥＴの一例を示す
半導体チップの平面図およびＢ−Ｂ′部拡大断面図。
半導体チップの平面図およびＢ−Ｂ′部拡大断面図。
１ シリコン基板 ２ エピタキシャル成長層 ３ ガードリング拡散層 ３ａ 中央拡散層 ４ 第１ゲート拡散層 ５ 第２ゲート拡散層 ６ ソース拡散層 ７ ドレイン拡散層 ８ 酸化シリコン膜 ９ 第１ゲート電極 １０ ドレイン電極 １１ ソース電極 １２ 層間絶縁膜 １３ 第２ゲート電極 １４ 金属配線
Claims (2)
- 【請求項１】 一導電型半導体基板上に形成した逆導電
型のエピタキシャル成長層と、前記エピタキシャル成長
層に形成して底部を前記半導体基板に接続し素子形成領
域の外周を区画する一導電型のガードリング拡散層およ
び素子形成領域の内周を区画する一導電型の中央拡散層
と、前記素子形成領域のエピタキシャル層に環状に形成
した一導電型の第１ゲート拡散層および前記第１ゲート
拡散層の内側に環状に形成した一導電型の第２ゲート拡
散層と、前記第１ゲート拡散層と前記ガードリング拡散
層の間の前記エピタキシャル層に形成しソース電極を介
して前記ガードリング拡散層と電気的に接続した逆導電
型のソース拡散層と、前記第２ゲート拡散層と前記中央
拡散層との間の前記エピタキシャル層に形成した逆導電
型のドレイン拡散層と、前記第２ゲート拡散層と中央拡
散層との間を電気的に接続する電極配線とを有すること
を特徴とする接合型電界効果トランジスタ。 - 【請求項２】 ドレイン拡散層に接続するドレイン電極
が第１層目の金属配線からなり、第２ゲート拡散層と中
央拡散層との間を接続する電極配線が第２層目の金属配
線からなる請求項１記載の接合型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297294A JPH07235551A (ja) | 1994-02-22 | 1994-02-22 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297294A JPH07235551A (ja) | 1994-02-22 | 1994-02-22 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235551A true JPH07235551A (ja) | 1995-09-05 |
Family
ID=12097490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297294A Pending JPH07235551A (ja) | 1994-02-22 | 1994-02-22 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| WO2010082272A1 (ja) * | 2009-01-16 | 2010-07-22 | 日本電気株式会社 | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125474A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1994
- 1994-02-22 JP JP2297294A patent/JPH07235551A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125474A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 電界効果トランジスタの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| WO2010082272A1 (ja) * | 2009-01-16 | 2010-07-22 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US8552471B2 (en) | 2009-01-16 | 2013-10-08 | Nec Corporation | Semiconductor apparatus having reverse blocking characteristics and method of manufacturing the same |
| JP5589850B2 (ja) * | 2009-01-16 | 2014-09-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980804 |