JP2014011292A - 半導体装置、試験装置、および半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲートリーク電流が少なく、かつ電流コラプスが抑えられた半導体装置。
【解決手段】窒化物系半導体で形成された半導体層と、半導体層にゲート電圧を印加するゲート電極と、半導体層上においてゲート電極が設けられていない部分を覆い、ゲート電極と接して設けられたタンタル酸窒化物を含む第１保護膜とを備える半導体装置を提供する。半導体層上に設けられ、第１保護膜と、ゲート電極の第１保護膜に覆われていない部分とを覆う第２保護膜を備えてもよい。
【選択図】図１

Description

本発明は、半導体装置、試験装置、および半導体装置の製造方法に関する。

従来、ＧａＮ（窒化ガリウム）等を用いたＦＥＴ（電界効果トランジスタ）において、シリコン窒化膜（ＳｉＮ）を保護膜として用いて、半導体表面のトラップの影響により電流が減少する「電流コラプス」と呼ばれる現象を低減させたヘテロ接合半導体装置（特に高電子移動度トランジスタ：ＨＥＭＴ＝Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１０−２８３３７２号公報

このようなＳｉＮを保護膜に用いた半導体装置は、電流コラプスの影響を低減できる一方で、ゲートリーク電流が１０^−３から少なくとも１０^−６Ａ／ｍｍ程度は流れてしまう結果となっていた。即ち、ゲートリーク電流を抑制しつつ、電流コラプスの影響を低減させたデバイスを実現することは困難であった。

本発明の第１の態様においては、窒化物系半導体で形成された半導体層と、半導体層にゲート電圧を印加するゲート電極と、半導体層上においてゲート電極が設けられていない部分を覆い、ゲート電極と接して設けられたタンタル酸窒化物を含む第１保護膜とを備える半導体装置を提供する。

本発明の第２の態様においては、窒化物系半導体で半導体層を形成する半導体層形成段階と、半導体層上においてタンタル酸窒化物を含む第１保護膜を形成する第１保護膜形成段階と、半導体層にゲート電圧を印加するゲート電極を形成するゲート電極形成段階と、第１保護膜と、ゲート電極の第１保護膜に覆われていない部分とを覆う第２保護膜を形成する第２保護膜形成段階と、を備える半導体装置の製造方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る半導体装置１００の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第１の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第２の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第３の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第４の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第５の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００の第６の変形例の縦断面の構成例を示す。 本実施形態に係る半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。 本実施形態に係る半導体装置１００のパルス特性の一例を示す。 本実施形態に係るＭＩＳ構造の半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。 本実施形態に係るＭＩＳ構造の半導体装置１００のパルス特性の一例を示す。 本実施形態に係る混載デバイス３００の製造フローを示す。 本実施形態に係る混載デバイス３００の半導体層１１０を形成した段階の構成例を示す。 本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。 本実施形態に係る半導体層１１０上に第１保護膜１２０を形成した段階の構成例を示す。 本実施形態に係る第１保護膜１２０に開口を形成した段階の構成例を示す。 本実施形態に係る第１保護膜１２０および開口上にゲート電極１４０を形成した段階の構成例を示す。 本実施形態に係る第１保護膜１２０およびゲート電極１４０上に第２保護膜１３０を形成した段階の構成例を示す。 本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る半導体装置１００の縦断面の構成例を示す。半導体装置１００は、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させる。半導体装置１００は、ＦＥＴであってよく、また、ＨＥＭＴであってよい。半導体装置１００は、基板１０と、半導体層１１０と、第１保護膜１２０と、第２保護膜１３０と、ゲート電極１４０と、ソース電極１６０と、ドレイン電極１７０とを備える。

基板１０は、表面上に半導体層１１０が形成される。基板１０は、半導体層１１０の結晶性を保ったまま形成されるように、一例として、半導体層１１０の格子定数と略同一の格子定数を有する結晶である。基板１０は、例えば、サファイア、ＳｉＣ（炭化ケイ素）、ＧａＮ、ＧａＡｓ、またはＳｉ等の単結晶である。

半導体層１１０は、窒化物系半導体で形成される。半導体層１１０は、一例として、バンドギャップの異なる２種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有する。本実施例は、ＧａＮ系半導体層で形成された半導体層１１０について説明する。半導体層１１０は、電子走行層１１２と、スペーサ層１１４と、電子供給層１１６と、保護層１１８とを有する。

電子走行層１１２は、基板１０の表面上に形成される。電子走行層１１２には、高速で電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層１１２は、一例として、不純物を人工的に添加しないアンドープのｉ型ＧａＮ層である。

スペーサ層１１４は、電子走行層１１２上に形成される。スペーサ層１１４は、電子走行層１１２とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層１１２とスペーサ層１１４とがヘテロ接合となることで、電子走行層１１２は、スペーサ層１１４との界面近傍の１０ｎｍ程度の領域において、二元電子ガスを形成することができる。スペーサ層１１４は、一例として、アンドープのｉ型ＡｌＧａＮ層である。

電子供給層１１６は、スペーサ層１１４上に形成される。電子供給層１１６は、スペーサ層１１４を介して電子走行層１１２に電子を供給する。電子供給層１１６は、一例として、不純物をドープしたｎ型ＡｌＧａＮ層である。

保護層１１８は、電子供給層１１６上に形成される。保護層１１８は、例えば、電子供給層１１６中のＡｌ等の酸化を防止して保護する。保護層１１８は、一例として、不純物をドープしたｎ型ＧａＮ層である。なお、電子供給層１１６中のＡｌ等の酸化の影響等が少ない場合は、保護層１１８は無くてもよい。

第１保護膜１２０は、半導体層１１０上に開口を有して設けられる。第１保護膜１２０は、半導体層１１０上においてゲート電極１４０が設けられていない部分を覆い、ゲート電極１４０と接して設けられ、タンタル酸窒化物（ＴａＯＮ）を含む。第１保護膜１２０は、二酸化シリコン（ＳｉＯ_２）よりも誘電率の高い保護膜である。第１保護膜１２０であるタンタル酸窒化物の保護膜は、ＳｉＮ、タンタル酸化物（ＴａＯ_ｘ）およびＳｉＯ_２等に比べてトラップ準位が少なく、半導体層１１０との界面において、ＳｉＮ、タンタル酸化物およびＳｉＯ_２等に比べて欠陥の少ない良好な界面が形成される特徴を有する。

ゲート電極１４０は、半導体層１１０にゲート電圧を印加する。ゲート電極１４０は、半導体層１１０に接して設けられ、第１保護膜１２０は、半導体層１１０上においてゲート電極１４０が設けられていない部分にゲート電極と接して設けられる。ゲート電極は、例えば、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、またはＴｉ（チタン）等を有する。ゲート電極１４０は、一例として、配線接続部を有する。この場合、配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続される。

ゲート電極１４０は、第１保護膜１２０の開口内において半導体層１１０に接し、第１保護膜１２０の開口内から開口近傍における第１保護膜１２０上部にわたって設けられる。即ち、ゲート電極１４０は、第１保護膜１２０の開口によって露出された半導体層１１０の表面と、半導体層１１０上に積層された第１保護膜１２０の表面とに、一体となって設けられる。ここで、図１の例において、ゲート電極１４０は、断面の形状がＴ型の電極形状で形成される。

第２保護膜１３０は、半導体層１１０上に設けられ、第１保護膜１２０と、ゲート電極１４０の第１保護膜１２０に覆われていない部分とを覆う。即ち、第２保護膜１３０は、第１保護膜１２０上およびゲート電極１４０上に形成され、第１保護膜１２０の開口近傍においてはゲート電極１４０に接し、開口以外の部分においては、第１保護膜１２０に接して積層される。

本実施例において、第２保護膜１３０は、タンタル酸窒化物を含み、第１保護膜１２０と略同一の絶縁材料を含む。この場合、第１保護膜１２０および第２保護膜１３０は、ゲート電極１４０が半導体層１１０と接する部分以外の面を覆うように形成される。図１において、第１保護膜１２０と第２保護膜１３０の境界を点線で示したが、第１保護膜１２０および第２保護膜１３０が同種の保護膜の場合、境界が判別できない程度に一体となって形成されてよい。

ソース電極１６０およびドレイン電極１７０は、半導体層１１０上に設けられる。ソース電極１６０およびドレイン電極１７０は、電子供給層１１６に接するように形成されることが望ましい。ソース電極１６０およびドレイン電極１７０は、半導体層１１０と、オーミック接合される。ソース電極１６０およびドレイン電極１７０は、例えば、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、またはＴｉ（チタン）等を有する。

ソース電極１６０およびドレイン電極１７０は、一例として、それぞれ配線接続部を有する。この場合、それぞれの配線接続部は、ソース電極１６０またはドレイン電極１７０と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続される。

ここで、第１保護膜１２０および第２保護膜１３０は、ソース電極１６０およびドレイン電極１７０の間に設けられる。また、第１保護膜１２０および第２保護膜１３０は、一例として、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられる。例えば、第１保護膜１２０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられる。

以上の本実施形態に係る半導体装置１００は、半導体層１１０との界面において、ＳｉＮ、タンタル酸化物およびＳｉＯ_２等に比べて欠陥の少ない良好な界面を形成するタンタル酸窒化物の保護膜で半導体層１１０およびゲート電極１４０を覆う。また、ゲート電極１４０は、Ｔ型形状を有するので、ゲート端における電界の集中を緩和するフィールドプレート効果を得ることもできる。したがって、本実施形態の半導体装置１００は、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させることができる。

図２は、本実施形態に係る半導体装置１００の第１の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、第１保護膜１２０と同種の第２保護膜１３０に代えて、第１保護膜１２０とは異なる種類の第２保護膜１５０を備える。

第２保護膜１５０は、一例として、ＳｉＮを含む。第２保護膜１５０は、図１の第２保護膜１３０と同様に、半導体層１１０上に設けられ、第１保護膜１２０と、ゲート電極１４０の第１保護膜１２０に覆われていない部分とを覆う。

図３は、本実施形態に係る半導体装置１００の第２の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、第１保護膜１２０と同種の第２保護膜１３０に代えて、第１保護膜１２０とは異なる種類の第２保護膜１５０および第３保護膜２００を備える。

第２保護膜１５０は、Ｔａ、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、ＬａＳｉ（ランタンシリコン）、およびＨｆＬａ（ハフニウムランタン）の少なくとも１つを含む。例えば、第２保護膜１５０は、タンタル酸化物、Ｈｆ酸化物、ＨｆＡｌ酸化物、Ｌａ酸化物、ＨｆＬａ、またはＹ酸化物等の絶縁材料を含む。

一例として、第２保護膜１５０は、タンタル酸化物（ＴａＯ_ｘ）を絶縁材料として含む。第２保護膜１５０は、図１の第２保護膜１３０と同様に、半導体層１１０上に設けられ、第１保護膜１２０と、ゲート電極１４０の第１保護膜１２０に覆われていない部分とを覆うように形成される。

第３保護膜２００は、一例として、第２保護膜１５０上に設けられ、ＳｉＮを含む。第３保護膜２００は、第２保護膜１５０を覆うように積層される。

以上の本実施形態に係る半導体装置１００の第１および第２の変形例は、半導体層１１０との界面において、タンタル酸窒化物の保護膜で半導体層１１０およびゲート電極１４０を覆い、また、ゲート電極１４０は、Ｔ型形状を有する。したがって、半導体装置１００の第１および第２の変形例は、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させることができる。

図４は、本実施形態に係る半導体装置１００の第３の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、ゲート電極１４０の断面形状をＴ型に代えて、四角形にした半導体装置である。これによって、半導体装置１００は、ゲート電極１４０の形状が単純なので、図１の半導体装置１００に比べて製造工程を簡略化することができる。

例えば、本変形例の半導体装置１００は、半導体層１１０を形成した後に、ゲート電極１４０を半導体層１１０上に半導体層１１０と接して形成される。次に、第１保護膜１２０は、半導体層１１０上においてゲート電極１４０が設けられていない部分を覆い、ゲート電極１４０が設けられている部分はゲート電極１４０と接して設けられてゲート電極１４０を覆うように形成される。

このように、本変形例の半導体装置１００は、第１保護膜１２０を形成することで半導体層１１０およびゲート電極１４０を覆う保護膜を設けることができる。半導体装置１００は、第１保護膜１２０をタンタル酸窒化物を含む絶縁材料で形成することで、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させることができる。

図５は、本実施形態に係る半導体装置１００の第４の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図４に示された本実施形態に係る半導体装置１００の第３の変形例の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、第１保護膜１２０に加えて、第１保護膜１２０とは異なる種類の第２保護膜１５０を備える。

第２保護膜１５０は、一例として、ＳｉＮを含む。第２保護膜１５０は、第１保護膜１２０上に設けられ、第１保護膜１２０を覆うように積層される。

図６は、本実施形態に係る半導体装置１００の第５の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図４に示された本実施形態に係る半導体装置１００の第３の変形例の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、第１保護膜１２０に加えて、第１保護膜１２０とは異なる種類の第２保護膜１５０および第３保護膜２００を備える。

第２保護膜は、Ｔａ、Ａｌ、Ｈｆ、ＨｆＡｌ、Ｌａ、Ｙ、ＬａＳｉ、およびＨｆＬａの少なくとも１つを含む。例えば、第２保護膜１５０は、タンタル酸化物、Ｈｆ酸化物、ＨｆＡｌ酸化物、Ｌａ酸化物、ＨｆＬａ、またはＹ酸化物等の絶縁材料を含む。

一例として、第２保護膜１５０は、タンタル酸化物を絶縁材料として含む。第２保護膜１５０は、図５の第２保護膜１５０と同様に、第１保護膜１２０上に設けられ、第１保護膜１２０を覆うように積層される。

第３保護膜２００は、一例として、第２保護膜１３０上に設けられ、ＳｉＮを含む。第３保護膜２００は、第２保護膜１５０を覆うように積層される。

以上の本実施形態に係る半導体装置１００の第４および第５の変形例は、半導体層１１０との界面において、タンタル酸窒化物の保護膜で半導体層１１０およびゲート電極１４０を覆う。したがって、半導体装置１００の第４および第５の変形例は、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させることができる。

以上の半導体装置１００は、ゲート電極１４０が半導体層１１０に接して形成されるショットキーゲート構造のＨＥＭＴを構成する例を説明した。これに代えて、半導体装置１００は、ゲート電極１４０と半導体層１１０との間に絶縁材料が形成されたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であってもよい。

図７は、本実施形態に係る半導体装置１００の第６の変形例の縦断面の構成例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、ゲート電極１４０と半導体層１１０との間に第１保護膜１２０を形成し、ゲート電極１４０の断面形状をＴ型に代えて、四角形にした半導体装置である。これによって、本変形例の半導体装置１００は、ＭＩＳ構造のＨＥＭＴを構成する。

即ち、第１保護膜１２０は、半導体層１１０上に半導体層１１０を覆うように積層される。そしてゲート電極１４０は、第１保護膜１２０上に第１保護膜１２０に接して形成される。また、第２保護膜１３０は、半導体層１１０上に設けられ、第１保護膜１２０と、ゲート電極１４０の第１保護膜１２０に接していない部分とを覆う。

本変形例において、第１保護膜１２０および第２保護膜１３０は、タンタル酸窒化物を含み、それぞれ略同一の絶縁材料を含む。この場合、第１保護膜１２０および第２保護膜１３０は、ゲート電極１４０を覆うように形成される。図１において、第１保護膜１２０と第２保護膜１３０の境界を点線で示したが、第１保護膜１２０および第２保護膜１３０が同種の保護膜の場合、境界が判別できない程度に一体となって形成されてよい。

以上のように、本変形例の半導体装置１００は、タンタル酸窒化物でゲート電極１４０を覆いつつ、ＭＩＳ構造のＨＥＭＴを構成することができる。したがって、本変形例の半導体装置１００は、ゲートリーク電流を低減させつつ、電流コラプスの影響を低減させることができる。

本変形例の半導体装置１００は、第１保護膜１２０および第２保護膜１３０が同種の保護膜の場合を説明したが、これに代えて、第１保護膜１２０とは異なる種類の第２保護膜１５０を備えてもよい。また、本変形例の半導体装置１００は、第２保護膜１５０に加えて、第３保護膜２００を更に備えてもよい。また、本変形例の半導体装置１００は、断面が四角形のゲート電極１４０を形成する場合を説明したが、これに代えて、断面がＴ型の形状を有してもよい。

図８は、本実施形態に係る半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。ここで、本実施形態に係る半導体装置１００は、一例として、図３で示した半導体装置１００の第２の変形例であり、当該半導体装置１００を実際に製造して測定した結果を示す。当該半導体装置１００は、第２保護膜１５０がタンタル酸化物、第３保護膜２００がＳｉＮである。図８において、横軸は、半導体装置１００のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート電流Ｉｇを示す。

図８の点線で示したグラフは、保護膜をＳｉＮにした半導体装置の測定結果であり、実線で示したグラフは、本実施例で説明した半導体装置１００の測定結果である。これより、Ｖｇｓが−３０Ｖに印加された状態において、逆方向ゲートリーク電流が１０^-８Ａ／ｍｍ以下に低減されたことがわかる。

図９は、本実施形態に係る半導体装置１００のパルス特性の一例を示す。本実施形態に係る半導体装置１００は、図８と同様に、図３で示した半導体装置１００の第２の変形例である。図９の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間に流れる電流Ｉｄを示す。ここで、パルス特性とは、予め定められたドレイン−ソース間電圧ＶｄｓおよびＶｇｓが半導体装置に印加された状態（始状態）から、パルス的に始状態とは異なる予め定められたＶｄｓおよびＶｇｓを印加して予め定められた時間経過した後のＩｄを測定し、印加するＶｄｓおよびＶｇｓに応じたＩｄを取得することである。

始状態において電圧ストレスが印加されている場合、そのパルス特性からストレス印加後の応答特性が評価できる。なお、本実施例における測定結果は、ＶｄｓおよびＶｇｓをパルス的に印加してから略５μｓ後にＩｄの測定をおこなっている。

図９の黒丸でプロットした電流電圧特性は、始状態としてＶｄｓ＝０ＶおよびＶｇｓ＝０Ｖ、すなわち電圧ストレスのない始状態から、Ｖｇｓ＝２、１、０、−１、および−２Ｖの振幅のパルス電圧を印加した場合のＩｄ−Ｖｄｓの関係を示す。この場合、半導体装置は、始状態としてＶｄｓおよびＶｇｓには電圧が印加されていないので、ゲート電極近辺にトラップ準位が形成されていても、キャリアが新たにトラップされることがほとんど無いと考えられる。したがって、当該電流電圧特性は、ＶｄｓおよびＶｇｓに静的に電圧を印加した場合の静特性と略同一の形状が観測される。

図９の白抜きの四角でプロットした電流電圧特性は、始状態としてＶｄｓ＝２５ＶおよびＶｇｓ＝−１０Ｖを印加した際のパルス特性であり、Ｖｇｓ＝２、１、０、−１および−２Ｖの振幅のパルス電圧を印加した場合のＩｄ−Ｖｄｓの関係を示す。即ち、白抜きの四角の電流電圧特性は、電圧ストレスがある状態で取得されたパルス特性を示し、一方、黒丸でプロットした電流電圧特性は電圧ストレスがない状態で取得されたパルス特性を示す。

電流コラプスの影響は、このような始状態での電圧ストレスの有無によって、電流電圧特性が著しく変化することで観測される。始状態としてＶｄｓおよびＶｇｓに電圧ストレスが印加されると、ＶｄｓおよびＶｇｓに応じて空乏層領域が伸び、ゲート電極１４０近傍に存在するトラップ準位にキャリアである電子がトラップされ、仮想的なゲートが形成されてＩｄが減少すると考えられるからである。このように、ゲート電極１４０近傍等に存在するトラップの影響で、電流コラプスが引き起こされていると考えられている。

図９の白抜きの四角でプロットした電流電圧特性より、本実施例に係る半導体装置１００は、電圧ストレスの有無にかかわらず略同一の電流電圧特性の傾向を示すことがわかる。即ち、半導体装置１００は、電流電圧特性を変化させる界面準位の形成を防止して、電流コラプスを抑制していると考えられ、従来困難であった、ゲートリーク電流の低減と、電流コラプスの影響の低減とを両立させていることがわかる。

半導体装置１００は、半導体層１１０表面において、ゲート電極１４０と接して第１保護膜１２０を形成している。この第１保護膜１２０であるタンタル酸窒化物を含む保護膜は、ＳｉＮ等に比べてトラップ準位が少なく、また、第１保護膜１２０−半導体層１１０界面において、欠陥の少ない良好な界面を形成することができる。

したがって、第１保護膜１２０は、ゲート電極１４０が形成される領域以外の半導体層１１０表面を覆い、半導体層１１０と保護膜との間の異種界面におけるトラップ準位の形成を低減させることができる。また、ゲート電極１４０周辺を覆うように、第１保護膜１２０を形成するので、ゲート電極１４０から半導体層１１０へのリーク電流を低減させることができる。即ち、半導体装置１００は、保護膜−半導体層１１０間である、半導体層１１０表面において、トラップ準位の形成を低減させつつ、リーク電流を低減させることができる。

このような本実施形態に係る半導体装置は、図１から図７に示したように、ゲート電極１４０と半導体層１１０との間に第１保護膜１２０を形成するか否かで、ショットキーゲートまたはＭＩＳゲートのＨＥＭＴを構成することができる。そこで、実際にＭＩＳゲートを有するＭＩＳ構造の半導体装置１００を実際に製造して測定した結果を次に示す。

図１０は、本実施形態に係るＭＩＳ構造の半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。図１１は、本実施形態に係るＭＩＳ構造の半導体装置１００のパルス特性の一例を示す。ここで、本実施形態に係る半導体装置１００は、一例として、図７で示した半導体装置１００の第６の変形例であり、当該半導体装置１００は、第２保護膜１５０がタンタル酸化物である。図１０の縦軸と横軸は図８と同様であり、図１１の縦軸と横軸は図９と同様であるので、説明を省略する。

図１０のグラフより、ＭＩＳ構造の半導体装置１００においても、Ｖｇｓが−３０Ｖに印加された状態において、逆方向ゲートリーク電流が１０^-１０Ａ／ｍｍ以下に低減されたことがわかる。

図１１の黒丸でプロットした電流電圧特性は、始状態としてＶｄｓ＝０ＶおよびＶｇｓ＝０Ｖ、すなわち電圧ストレスのない始状態から、Ｖｇｓ＝２、０、−１、−２、および−３Ｖの振幅のパルス電圧を印加した場合のＩｄ−Ｖｄｓの関係を示す。図１１の白抜きの四角でプロットした電流電圧特性は、始状態としてＶｄｓ＝２５ＶおよびＶｇｓ＝−１０Ｖを印加した際のパルス特性であり、Ｖｇｓ＝２、０、−１、−２、および−３Ｖの振幅のパルス電圧を印加した場合のＩｄ−Ｖｄｓの関係を示す。即ち、白抜きの四角の電流電圧特性は、電圧ストレスがある状態で取得されたパルス特性を示し、一方、黒丸でプロットした電流電圧特性は電圧ストレスがない状態で取得されたパルス特性を示す。

図１１の白抜きの四角でプロットした電流電圧特性より、ＭＩＳ構造の半導体装置１００においても、電圧ストレスの有無にかかわらず略同一の電流電圧特性の傾向を示すことがわかる。即ち、半導体装置１００は、電流電圧特性を変化させる界面準位の形成を防止して、電流コラプスを抑制していると考えられ、従来困難であった、ゲートリーク電流の低減と、電流コラプスの影響の低減とを両立させていることがわかる。

以上のように、本実施形態に係る半導体装置１００は、ゲートリーク電流の低減と、電流コラプスの影響の低減とを両立させ、ゲート電極１４０と半導体層１１０との間に第１保護膜１２０を形成するか否かで、ショットキーゲートまたはＭＩＳゲートのＨＥＭＴを構成することができる。そこで、次に示すように、１つの基板１０上で、半導体層１１０上のショットキーゲートＨＥＭＴが形成されていない領域において、ＭＩＳ構造のＨＥＭＴを更に備えた混載デバイス３００を形成することができる。この場合、ＭＩＳ構造のＨＥＭＴは、半導体層１１０上に設けられた第１保護膜１２０と、第１保護膜１２０上に設けられたＭＩＳゲート電極と、第１保護膜１２０上にＭＩＳゲート電極と接して設けられた第２保護膜１３０とを有する。

図１２は、本実施形態に係る混載デバイス３００の製造フローを示す。また、図１３から図１８は、製造フローの各段階で形成された混載デバイス３００の構成例をそれぞれ示す。ここで、混載デバイス３００は、１以上のショットキーゲートＨＥＭＴと、１以上のＭＩＳゲートＨＥＭＴを備えるが、図中の例において、それぞれ１つのＨＥＭＴが形成される過程の断面を示す。

まず、基板１０上に、半導体層１１０を形成する（８００）。半導体層１１０は、ＭＯＶＰＥ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：有機金属気相成長エピタキシー法）で形成されてよく、これに代えて、ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシー法）で形成されてもよい。図１３において、本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。

次に、ソース電極１６０およびドレイン電極１７０を形成する（Ｓ８１０）。ソース電極１６０およびドレイン電極１７０は、一例として、保護層１１８をエッチングによって除去して、電子供給層１１６が露出された領域に形成される。例えば、保護層１１８は、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去される。これに代えて、液体の薬品を用いたウェットエッチングによって電極が形成される領域が除去されてもよい。

ソース電極１６０およびドレイン電極１７０は、例えば、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着法によって形成される。これに代えて、ソース電極１６０およびドレイン電極１７０は、スパッタ法によって形成されてもよい。また、ソース電極１６０およびドレイン電極１７０は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去する蒸着リフトオフ法で形成される。

電子供給層１１６上に形成されたソース電極１６０およびドレイン電極１７０は、５００℃程度以上の温度でアニール処理することで、オーミック接合を形成する。図１４において、本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。

次に、半導体層１１０上に第１保護膜１２０を形成する（Ｓ８２０）。第１保護膜１２０は、例えば、スパッタによって形成される。第１保護膜１２０は、例えば、絶縁物のターゲットに高周波電圧を印加してスパッタするＲＦスパッタによって形成される。この場合、一例として、Ａｒ（アルゴン）とＮ_２（窒素）の混合ガスを雰囲気ガスとして、Ｔａ_２Ｏ_５（五酸化タンタル）ターゲットをスパッタすることで、第１保護膜１２０であるタンタル酸窒化物を成膜する。

これに代えて、第１保護膜１２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって形成されてよい。第１保護膜１２０は、例えば、１０〜１００ｎｍ程度の膜厚を有する。より好ましくは、２０〜５０ｎｍの膜厚を有する。図１５において、本実施形態に係る半導体層１１０上に第１保護膜１２０を形成した段階の構成例を示す。

次に、第１保護膜１２０に開口を形成する（Ｓ８３０）。開口は、第１保護膜１２０をエッチングによって除去して、半導体層１１０の表面の一部を露出させて形成される。図１６は、本実施形態に係る第１保護膜１２０に開口１９０を形成した段階の構成例を示す。

次に、第１保護膜１２０上および開口１９０上にゲート電極１４０を形成する（Ｓ８４０）。ゲート電極１４０は、例えば、蒸着法によって形成される。ゲート電極１４０は、一例として、蒸着リフトオフ法によって形成される。ゲート電極１４０は、複数の電極材料を蒸着して形成されてよい。これに代えて、ゲート電極１４０は、スパッタ法によって形成されてもよい。

図１７は、本実施形態に係る第１保護膜１２０および開口１９０上にゲート電極１４０を形成した段階の構成例を示す。ここで、第１保護膜１２０上にゲート電極１４０が形成された半導体装置は、ＭＩＳゲートＨＥＭＴが構成され、開口１９０上にゲート電極１４０が形成された半導体装置は、ショットキーゲートＨＥＭＴが構成される。

次に、第１保護膜１２０およびゲート電極１４０上に、第２保護膜１３０を形成する（Ｓ８５０）。第２保護膜１３０は、第１保護膜１２０と同様に、例えば、ＲＦスパッタ等によって形成される。第２保護膜１３０は、例えば、１０〜１００ｎｍ程度の膜厚を有する。より好ましくは、２０〜５０ｎｍの膜厚を有する。図１８において、本実施形態に係る第１保護膜１２０およびゲート電極１４０上に第２保護膜１３０を形成した段階の構成例を示す。

以上のように、半導体層１１０上の開口１９０が設けられた位置に第１のゲート電極であるショットキーゲートを形成すると共に、半導体層１１０上の開口１９０が設けられていない位置に第２のゲート電極であるＭＩＳゲートを形成する。これにより、１以上のショットキーゲートＨＥＭＴおよび１以上のＭＩＳゲートＨＥＭＴを混載させた混載デバイス３００を製造することができる。混載デバイス３００は、高耐圧、高出力、および高周波数特性を有するＧａＮのＨＥＭＴを備えることができる。

図１９は、本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。試験装置４１０は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス４００を試験する。試験装置４１０は、被試験デバイス４００を試験するための試験パターンに基づく試験信号を被試験デバイス４００に入力して、試験信号に応じて被試験デバイス４００が出力する出力信号に基づいて被試験デバイス４００の良否を判定する。

試験装置４１０は、試験部４２０と、信号入出力部４３０と、制御装置４４０とを備える。試験部４２０は、被試験デバイス４００との間で電気信号を授受して被試験デバイス４００を試験する。試験部４２０は、試験信号発生部４２３と、期待値比較部４２６とを有する。

試験信号発生部４２３は、信号入出力部４３０を介して１または複数の被試験デバイス４００に接続されて、被試験デバイス４００へ供給する複数の試験信号を発生する。また、試験信号発生部４２３は、期待値比較部４２６に接続され、試験信号に応じて被試験デバイス４００が出力する応答信号の期待値を生成する。

期待値比較部４２６は、信号入出力部４３０から受信した被試験デバイス４００の応答信号に含まれるデータ値と試験信号発生部４２３が生成する期待値とを比較する。期待値比較部４２６は、比較結果に基づき、被試験デバイス４００の良否を判定する。

信号入出力部４３０は、試験すべき被試験デバイス４００と試験部４２０との間を電気的に接続して、試験信号発生部４２３が発生した試験信号を当該被試験デバイス４００に送信する。また、信号入出力部４３０は、試験信号に応じて当該被試験デバイス４００が出力する応答信号を受信する。信号入出力部４３０は、受信した被試験デバイス４００の応答信号を期待値比較部４２６へと送信する。信号入出力部４３０は、複数の被試験デバイス４００を搭載するパフォーマンスボードであってよい。信号入出力部４３０は、半導体装置１００を有する。

半導体装置１００は、試験部４２０および被試験デバイス４００の間に設けられ、試験部４２０および被試験デバイス４００の間を電気的に接続または切断する。試験装置４１０は、本実施形態に係る半導体装置１００によって電気的な接続または切断を実行してよい。

本例において、信号入出力部４３０は１つの被試験デバイス４００に接続され、半導体装置１００は、１つの被試験デバイス４００の入力信号ラインおよび出力信号ラインにそれぞれ１つ設けられる例を説明した。これに代えて信号入出力部４３０は、複数の被試験デバイス４００に接続され、半導体装置１００は、複数の被試験デバイス４００の入力信号ラインおよび出力信号ラインのそれぞれに１つ設けられてよい。また、信号入出力部４３０から１つの被試験デバイス４００へ接続される信号入出力ラインが１つの場合、１つの入出力ラインに１つの半導体装置１００が設けられてよい。

制御装置４４０は、試験装置４１０の試験を実行すべく、試験部４２０および信号入出力部４３０に制御信号を送信する。制御装置４４０は、試験プログラムに応じて、試験部４２０に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置４４０は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置１００の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置１００の切断の指示等を、信号入出力部４３０に送信する。

以上の本実施例における試験装置４１０は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲート電極にパルスを印加した場合の高周波特性を向上させた半導体装置１００を用いて試験を実行することができる。また、試験装置４１０は、複数の半導体装置１００を備えた混載デバイス３００を備えることもできる。この場合、一例として、ショットキーゲートＨＥＭＴを図１９の半導体装置１００として用い、ＭＩＳゲートＨＥＭＴを信号入出力部４３０が有する回路の一部として用いることで、回路面積を縮小させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 基板、１００ 半導体装置、１１０ 半導体層、１１２ 電子走行層、１１４ スペーサ層、１１６ 電子供給層、１１８ 保護層、１２０ 第１保護膜、１３０ 第２保護膜、１４０ ゲート電極、１５０ 第２保護膜、１６０ ソース電極、１７０ ドレイン電極、１９０ 開口、２００ 第３保護膜、３００ 混載デバイス、４００ 被試験デバイス、４１０ 試験装置、４２０ 試験部、４２３ 試験信号発生部、４２６ 期待値比較部、４３０ 信号入出力部、４４０ 制御装置

Claims (15)

1. 窒化物系半導体で形成された半導体層と、
   前記半導体層にゲート電圧を印加するゲート電極と、
   前記半導体層上において前記ゲート電極が設けられていない部分を覆い、前記ゲート電極と接して設けられ、タンタル酸窒化物を含む第１保護膜と
   を備える半導体装置。
2. 前記半導体層上に設けられ、前記第１保護膜と、前記ゲート電極の前記第１保護膜に覆われていない部分とを覆う第２保護膜を備える請求項１に記載の半導体装置。
3. 前記ゲート電極は、前記半導体層に接して設けられ、
   前記第１保護膜は、前記半導体層上において前記ゲート電極が設けられていない部分に前記ゲート電極と接して設けられる
   請求項２に記載の半導体装置。
4. 前記第１保護膜は、前記半導体層上において開口を有して設けられ、
   前記ゲート電極は、前記第１保護膜の開口内において前記半導体層に接し、前記第１保護膜の開口内から開口近傍における前記第１保護膜上部にわたって設けられる
   請求項２または３に記載の半導体装置。
5. 前記第２保護膜は、タンタル酸窒化物を含む請求項２から４のいずれか一項に記載の半導体装置。
6. 前記第２保護膜は、ＳｉＮを含む請求項２から４のいずれか一項に記載の半導体装置。
7. 前記第２保護膜は、タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む請求項２から４のいずれか一項に記載の半導体装置。
8. 前記第２保護膜は、タンタル酸化物を含む請求項７に記載の半導体装置。
9. 前記第２保護膜上に、ＳｉＮを含む第３保護膜が更に設けられた請求項７または８に記載の半導体装置。
10. 前記半導体層上に設けられたソース電極およびドレイン電極を更に備え、
    前記第１保護膜および前記第２保護膜は、前記ソース電極および前記ドレイン電極の間に設けられる
    請求項２から９のいずれか一項に記載の半導体装置。
11. 当該半導体装置は、ショットキーゲート構造のＨＥＭＴである請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記半導体層上の前記ＨＥＭＴが形成されていない領域において、
    前記半導体層上に設けられた前記第１保護膜と、
    前記第１保護膜上に設けられたＭＩＳゲート電極と
    を有する
    ＭＩＳ構造のＨＥＭＴを更に備える請求項１１に記載の半導体装置。
13. 窒化物系半導体で半導体層を形成する半導体層形成段階と、
    前記半導体層上においてタンタル酸窒化物を含む第１保護膜を形成する第１保護膜形成段階と、
    前記半導体層にゲート電圧を印加するゲート電極を形成するゲート電極形成段階と、
    前記第１保護膜と、前記ゲート電極の前記第１保護膜に覆われていない部分とを覆う第２保護膜を形成する第２保護膜形成段階と、
    を備える半導体装置の製造方法。
14. 前記第１保護膜形成段階は、前記半導体層を露出させる開口を形成する開口形成段階を有し、
    前記ゲート電極形成段階は、前記半導体層上の開口が設けられた位置に第１のゲート電極を形成すると共に、前記半導体層上の開口が設けられていない位置に第２のゲート電極を形成する
    請求項１３に記載の半導体装置の製造方法。
15. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスとの間で電気信号を伝送して前記被試験デバイスを試験する試験部と、
    前記被試験デバイスおよび前記試験部の間の伝送経路に設けられ、前記被試験デバイスおよび前記試験部の間を電気的に接続するか切断するかを切り替える請求項１から１２のいずれか一項に記載の半導体装置と、
    を備える試験装置。

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