KR101675171B1 - 노멀리-오프형 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

노멀리-오프형 반도체 디바이스들이 제공된다. 3족 질화물 버퍼층이 제공된다. 3족 질화물 장벽층이 3족 질화물 버퍼층 상에 제공된다. 비도전성 스페이서 층이 3족 질화물 장벽층 상에 제공된다. 3족 질화물 장벽층 및 스페이서 층을 에칭하여 트렌치를 형성한다. 트렌치는 장벽층을 통해 연장하고 버퍼층의 일부를 노출시킨다. 유전체 층이 스페이서 층 상에 그리고 트렌치 내에 형성되고, 게이트 전극이 유전체 층 상에 형성된다. 반도체 디바이스들을 형성하는 관련 방법들도 본 명세서에 제공된다.

Description

노멀리-오프형 반도체 디바이스 및 그 제조 방법{NORMALLY-OFF SEMICONDUCTOR DEVICES AND METHODS OF FABRICATING THE SAME}
미국 정부 권리의 진술
본 발명은 해군 연구소에 의해 제공된 계약 번호 N00014-05-C-226 하의 정부 지원으로 이루어졌다. 정부는 본 발명에 대해 소정의 권리를 갖는다.
본 발명의 분야
본 발명은 반도체 디바이스들에 관한 것으로서, 구체적으로는 트랜지스터들 및 관련 방법들에 관한 것이다.
고전력, 고온 및/또는 고주파 응용들을 위해 실리콘 탄화물(실온에서 알파 SiC에 대해 2.996eV) 및 3족 질화물들(예컨대, 실온에서 GaN에 대해 3.36eV)과 같은 넓은 밴드갭의 반도체 재료들에 대한 관심의 수준이 높다. 이러한 재료들은 통상적으로 갈륨 비화물 및 실리콘에 비해 더 높은 전기장 파괴 강도들 및 더 높은 전자 포화 속도들을 갖는다.
고전력 및/또는 고주파 응용들에 특히 중요한 디바이스는 변조 도핑된 전계 효과 트랜지스터(MODFET)로도 알려진 고 전자 이동도 트랜지스터(HEMT)이다. 이러한 디바이스들은 다양한 상황 하에서 동작상의 이점들을 제공할 수 있는데, 그 이유는 이차원 전자 가스(2-DEG)가 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료의 이종 접합에 형성되기 때문이며, 더 작은 밴드갭 재료는 더 높은 전자 친화도를 갖는다. 2-DEG는 언도핑된(undoped)("비의도적으로 도핑된"), 더 작은 밴드갭 재료 내의 축적 층이며, 예를 들어 1013 캐리어/cm2를 초과하는 매우 높은 면 전자 농도를 가질 수 있다. 게다가, 더 넓은 밴드갭 반도체에서 발생하는 전자들은 2-DEG로 이동하여, 이온화된 불순물 산란의 감소로 인해 높은 전자 이동도를 가능하게 한다.
이러한 높은 캐리어 농도와 높은 캐리어 이동도의 결합은 HEMT에 매우 높은 트랜스컨덕턴스를 제공할 수 있으며, 고주파 응용들에서 금속-반도체 전계 효과 트랜지스터(MESFET)들보다 높은 성능 이익을 제공할 수 있다.
갈륨 질화물/알루미늄 갈륨 질화물(GaN/AlGaN) 재료 시스템 내에 제조된 고 전자 이동도 트랜지스터들은 전술한 높은 파괴 전기장들, 넓은 밴드갭들, 큰 도전 대역 오프셋 및/또는 높은 포화 전자 이동 속도를 포함하는 재료 특성들의 결합으로 인해 많은 양의 RF 전력을 생성할 가능성을 갖는다. 게다가, 2-DEG 내의 전자들의 대부분은 AlGaN에서의 분극에 기인한다. 공히 양도되고, 본 명세서에 참고 문헌으로 포함되는 Sheppard 등의 미국 특허 제6,316,793호는 반절연 실리콘 탄화물 기판, 기판 상의 알루미늄 질화물 버퍼층, 버퍼층 상의 절연성 갈륨 질화물 층, 갈륨 질화물 층 상의 알루미늄 갈륨 질화물 장벽층, 및 알루미늄 갈륨 질화물 액티브 구조 상의 패시베이션 층을 갖는 HEMT 디바이스를 설명하고 있다.
HEMT는 노멀리-오프형 또는 노멀리-온형일 수 있다. 노멀리-오프 동작은 안전의 이유로 인해 고전압 전력 스위치들로서 사용되는 트랜지스터들에서 요구될 수 있다. 노멀리-오프 동작은 또한 트랜지스터들이 RF 전력 증폭기들에서 사용될 때 바이어스 회로를 간소화할 수 있다. 전통적인 고성능 GaN 전력 스위치 트랜지스터들 및 RF 트랜지스터들은 통상적으로 노멀리-온형이다. 전통적인 노멀리-오프형 HEMT들은 통상적으로 디바이스들이 높은 온 상태 저항, 낮은 스위칭 속도 및/또는 불안정한 디바이스 특성들을 갖게 하였다. 이러한 전통적인 디바이스들 중 일부는 아래에 설명될 것이다.
전통적인 방법들은 게이트를 에칭한 후에 불소 처리를 포함할 수 있다. 구체적으로, 게이트 영역의 AlGaN 표면이 게이트 금속화 전에 불소 함유 플라즈마에 노출될 수 있다. Cai 등의 High-performance enhancement-mode AlGaN/GaN HEMTs using fluoride-based plasma treatment(IEEE Electron Device Letters, Vol 26, No. 7, p. 435, 2005)에 설명된 바와 같이, 디바이스의 임계 전압은 불소 플라즈마 노출에 의해 양의 값들(노멀리-오프)로 시프트될 수 있다. 이러한 방법은 예컨대 C.S. Suh 등의 High-Breakdown Enhancement-Mode AlGaN/GaN HEMTs with Integrated Slant Field-Plate(Proceedings from IEEE International Electron Device Meeting 2006, p. 911)에 설명된 바와 같은 GaN 전력 스위치 트랜지스터들에 대해 적합화되었다. 이러한 방법들이 이용될 때, 임계 전압은 스트레스에 따라 안정적이지 못할 수 있으며, 더 음의 값들로 시프트될 수 있다. 더욱이, 달성된 임계 전압들은 가까스로 양일 수 있다. 응용들에서의 하위 임계 누설, 프로세스 가변성 및 잡음 면역을 설명하기 위해, 통상적으로 Vt > +1V가 요구된다.
더 전통적인 디바이스들은 P형 AlGaN 또는 GaN 캡을 포함할 수 있다. 구체적으로, P형 도핑된 재료(GaN 또는 AlGaN)가 게이트 영역 내의 AlGaN 장벽층의 상면에 형성될 수 있다. Y. Uemoto 등의 A Normally-off AlGaN/GaN Transister with RonA = 2.6mΩcm2 and BVds = 640V using Conductivity Modulation(Proceedings from IEEE International Electron Device Meeting 2006, p. 907)에 설명된 바와 같이, 이러한 디바이스들은 낮은 온 저항들 및 높은 파괴 전압들을 가질 수 있다. 그러나, GaN 및 AlGaN 내의 P형 도핑은 통상적으로 얕은 억셉터 레벨을 갖지 않으므로, 정상적인 디바이스 동작 동안의 억셉터들의 충전 및 공핍은 너무 느려서 MHz 스위칭 속도들로 응답하지 못할 수 있다. 이것은 디바이스가 높은 스위칭 속도들로 동작할 때 동적 온 저항을 증가시킬 수 있다.
전통적인 MOSFET들은 비의도적으로 도핑된 GaN 막으로부터 제조될 수 있다. 예를 들어, Y. Niiyama 등의 250C operation normally-off GaN MOSFETs(Solid-State Electronics vol. 51, p. 784, 2007)에 설명된 바와 같이, 이러한 디바이스들은 Si MOSFET 구조와 거의 흡사하다. 구체적으로, 소스 및 드레인 콘택들이 n+ 이온 주입된 영역들 상에 형성된다. 임계 전압 위의 양의 게이트 바이어스가 p형 버퍼(또는 반절연성 버퍼) 내에 전자 반전층을 유도할 수 있다. 반전층의 이동도는 계면 산란으로 인해 낮을 수 있으며, 이는 디바이스의 높은 온 상태 저항을 유발할 수 있다.
최초에 약 250Å인 AlGaN 층을 정밀하게 제어되는 에치 레이트로 에칭하여 게이트 영역에 약 25Å을 남길 수 있다는 것을 이해한다. 이러한 얇은 잔류 AlGaN 층 상에 게이트 금속을 증착함으로써 노멀리-오프형 디바이스를 제조할 수 있다. 이러한 프로세스는 리세스 에치 깊이에 극히 민감하고, 따라서 실용적이지 못하다.
이중 채널 구조 내로의 리세스 에칭은 M. Kuraguchi 등의 Phys. Stat. Sol. (a) Vol. 204, No. 6, p. 2010, 2007에 설명되어 있다. 이중 채널 에피텍셜 구조(AlGaN/GaN/AlGaN/GaN) 상에 형성된 디바이스가 설명되며, 게이트 트렌치가 상부 AlGaN 층을 통해 에칭되어 하부의 GaN 층 내에서 멈춘다. 게이트 트렌치를 에칭한 후에, 유전체 층 및 게이트 금속이 증착된다. 따라서, 게이트 아래에 GaN/AlGaN/GaN 구조가 제공되며, AlGaN 층은 제로 바이어스에서 하부 AlGaN/GaN 계면에 실질적으로 어떠한 전자도 축적되지 않게 하는 두께 및 Al 조성을 갖는다. 통상적으로, 임계 전압은 게이트 트렌치 에치 깊이에 민감하지 않지만, 온 저항 상태에서의 수송 특성들은 민감할 수 있다. 게이트 유전체 바로 아래의 GaN 두께가 너무 두꺼운 경우, 전자들은 디바이스 온 상태에서 게이트 아래의 하부 AlGaN/GaN 계면이 아니라 유전체/GaN 계면에 축적될 수 있다. 이것은 더 낮은 전자 이동도 및 더 높은 디바이스 온 저항을 유발할 수 있다.
본 발명의 일부 실시예들은 3족 질화물 버퍼층 및 3족 질화물 버퍼층 상의 3족 질화물 장벽층을 포함하는 트랜지스터들을 제공한다. 3족 질화물 장벽층 상에 비도전성 스페이서 층이 제공된다. 3족 질화물 장벽층 및 스페이서 층은 트렌치를 디파인하고, 트렌치는 장벽층을 통해 연장하고 버퍼층의 일부를 노출시킨다. 게이트 구조가 스페이서 층 상에 그리고 트렌치 내에 제공되며, 게이트 전극이 게이트 구조 상에 제공된다.
본 발명의 다른 실시예들에서, 트렌치는 버퍼층에 의해 더 디파인될 수 있다. 트랜지스터는 게이트 전극 및 유전체 층 상의 제2 비도전성 스페이서 층 및 제2 비도전성 스페이서 상의 필드 플레이트(field plate)를 더 포함할 수 있다. 필드 플레이트는 소스 전극 또는 게이트 전극에 전기적으로 결합될 수 있다. 제2 비도전성 스페이서는 약 500Å 내지 약 5000Å의 두께를 가질 수 있다.
본 발명의 또 다른 실시예들에서, 트렌치는 버퍼층에 의해 더 디파인될 수 있다. 트랜지스터는 트렌치와 게이트 구조 사이에 약 2.0 내지 약 50.0Å의 두께를 갖는 얇은 GaN 층을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 게이트 구조는 유전체 층을 포함할 수 있으며, 유전체 층은 약 60Å 내지 약 600Å의 두께를 갖는다.
본 발명의 다른 실시예들에서, 트렌치는 버퍼층에 의해 더 디파인될 수 있고, 게이트 구조는 스페이서 층 상의 그리고 트렌치 내의 알루미늄 질화물(AlN) 층 및 AlN 층 상의 유전체 층을 포함할 수 있다. AlN 층은 약 1.0Å 내지 약 10.0Å의 두께를 가질 수 있다. 소정의 실시예들에서, AlN 층은 알루미늄 갈륨 질화물(AlGaN) 층일 수 있다. 약 2.0 내지 약 50.0Å의 두께를 갖는 얇은 갈륨 질화물(GaN) 층이 AlN 층과 트렌치 사이에 제공될 수 있다.
본 발명의 또 다른 실시예들에서, 게이트 구조는 AlN 층 상의 갈륨 질화물(GaN) 층을 포함할 수 있으며, GaN 층은 유전체 층과 AlN 층 사이에 제공될 수 있다. GaN 층은 약 2.0Å 내지 약 30Å의 두께를 가질 수 있다. 약 2.0 내지 약 50.0Å의 두께를 갖는 얇은 갈륨 질화물(GaN) 층이 AlN 층과 트렌치 사이에 제공될 수 있다.
본 발명의 일부 실시예들에서, 제1 비도전성 스페이서는 실리콘 질화물을 포함할 수 있으며, 약 300Å 내지 약 3000Å의 두께를 가질 수 있다.
본 발명의 다른 실시예들에서, 게이트 전극은 약 0.5㎛ 내지 약 5.0㎛의 길이를 가질 수 있다.
본 발명의 또 다른 실시예들에서, 트랜지스터는 노멀리-오프형 고 전자 이동도 트랜지스터(HEMT)일 수 있다.
본 발명의 일부 실시예들은 3족 질화물 장벽층 및 3족 질화물 장벽층 상의 비도전성 스페이서 층을 포함하는 트랜지스터들을 제공한다. 스페이서 층은 트렌치를 디파인하며, 트렌치는 스페이서 층을 통해 연장하고, 장벽층의 일부를 노출시킨다. 게이트 이온 주입 영역이 장벽층의 일부 내에 제공된다. 게이트 전극이 이온 주입 영역 상의 트렌치 내에 그리고 스페이서 층 상에 제공된다.
본 발명의 다른 실시예들에서, 유전체 측벽 스페이서들이 트렌치의 측벽 상에 제공될 수 있다. 이온 주입 영역은 약 5.0 x 1012cm-2 내지 1.0 x 1014cm-2의 이온 주입 도스를 가질 수 있다. 유전체 측벽 스페이서들은 약 1.0nm 내지 약 50.0nm의 두께를 가질 수 있다.
본 발명의 또 다른 실시예들에서, 트랜지스터는 게이트 전극 및 스페이서 층 상의 제2 비도전성 스페이서 층 및 제2 비도전성 스페이서 상의 필드 플레이트를 더 포함할 수 있다. 필드 플레이트는 소스 전극에 또는 게이트 전극에 전기적으로 결합될 수 있다. 제2 비도전성 스페이서는 약 500Å 내지 약 5000Å의 두께를 가질 수 있다.
본 발명의 일부 실시예들에서, 트렌치는 장벽층 내로 연장할 수 있다. 트렌치는 장벽층 내로 약 0Å 내지 약 200Å 연장할 수 있다.
본 발명의 일부 실시예들은 위에서 주로 트랜지스터 실시예들과 관련하여 설명되었지만, 본 명세서에서는 대응하는 방법들도 제공된다.
도 1a 내지 1d는 본 발명의 일부 실시예들에 따른 반도체 디바이스들의 제조시의 처리 단계들을 나타내는 단면도이다.
도 2 내지 4는 본 발명의 일부 실시예들에 따른 반도체 디바이스들을 나타내는 단면도이다.
도 5a 및 5b는 본 발명의 일부 실시예들에 따른 반도체 디바이스들을 나타내는 단면도이다.
도 6a 내지 6c는 본 발명의 일부 실시예들에 따른 성능 특성들을 나타내는 다양한 그래프이다.
도 7a 내지 7e는 본 발명의 일부 실시예들에 따른 반도체 디바이스들의 제조시의 처리 단계들을 나타내는 단면도이다.
도 8 내지 9b는 본 발명의 일부 실시예들에 따른 반도체 디바이스들을 나타내는 단면도이다.
도 10은 본 발명의 일부 실시예들에 따른 성능 특성들을 나타내는 그래프이다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 도시하는 첨부 도면들과 관련하여 더 상세히 설명된다. 그러나, 본 발명은 다양한 상이한 형태들로 구현될 수 있으며, 본 명세서에 설명되는 실시예들로 한정되는 것으로 해석되지 않아야 하고, 오히려 이러한 실시예들은 본 개시가 충분하고 완전하며, 이 분야의 기술자들에게 본 발명의 범위를 충분히 전달하도록 제공된다. 동일한 번호들은 처음부터 끝까지 동일 요소들을 나타낸다. 또한, 도면들에 도시된 다양한 층들 및 영역들은 개략적으로 도시된다. 따라서, 본 발명은 첨부 도면들에 도시된 상대적 크기, 간격 및 배열로 한정되지 않는다. 이 분야의 기술자들이 또한 인식하듯이, 본 명세서에서 기판 또는 다른 층 "상에" 형성된 층에 대한 언급들은 기판 또는 다른 층 상에 직접, 또는 기판 또는 다른 층 상에 형성된 삽입 층(들) 상에 형성된 층을 지칭할 수 있다. 이 분야의 기술자들은 다른 피처(feature)에 "인접" 배치되는 구조 또는 피처에 대한 언급들이 인접 피처 위에 겹치거나 그 아래에 배치되는 부분들을 가질 수 있다는 것을 또한 알 것이다.
본 명세서에서, "아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직" 등의 용어들은 도면들에 도시된 바와 같은 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하는 데 사용될 수 있다. 이러한 용어들은 도면들에 도시된 디바이스의 배향에 더하여 다른 배향들도 포함하는 것을 의도한다.
본 명세서에서 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)의 개략도들인 단면도들을 참조하여 설명된다. 도면들에서의 층들 및 영역들의 두께는 명료화를 위해 과장될 수 있다. 또한, 예를 들어 제조 기술들 및/또는 허용 한계들의 결과인 도면들의 형상들의 변동들이 예상되어야 한다. 따라서, 본 발명의 실시예들은 도시된 영역들의 특정 형상들로 한정되는 것으로 해석되지 않아야 하며, 예를 들어 제조로부터 발생하는 형상들의 변동들을 포함해야 한다. 예컨대, 직사각형으로 도시된 이온 주입 영역은 통상적으로 둥근 또는 곡선 피처들 및/또는 이온 주입된 영역에서 이온 주입되지 않은 영역으로의 불연속 변화가 아닌 그의 에지들에서의 이온 주입 농도의 기울기를 가질 것이다. 또한, 이온 주입에 의해 형성되는 매립 영역은 매립 영역과, 이온 주입이 이루어지는 표면 사이의 영역에 소정의 이온 주입을 유발할 수 있다. 따라서, 도면들에 도시된 영역들은 사실상 개략적이며, 그들의 형상들은 디바이스의 영역의 실제 형상을 나타내는 것을 의도하지 않으며, 본 발명의 범위를 한정하는 것을 의도하지 않는다.
본 명세서에서 사용되는 용어들은 단지 특정 실시예들을 설명하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 본 명세서에서 사용될 때, 단수 형태들 "a", "an" 및 "the"는 문맥이 명확히 달리 지시하지 않는 한 복수의 형태들도 포함하는 것을 의도한다. 본 명세서에서 사용될 때 "comprises", "comprising", "includes" 및/또는 "including"이라는 용어들은 언급되는 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 지정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것을 더 이해할 것이다.
달리 정의되지 않는 한, (기술 및 과학 용어들을 포함하는) 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 기술 분야와 관련된 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고 달리 본원에서 명확히 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다는 것을 더 이해할 것이다.
본 발명의 실시예들은 3족 질화물 기반 디바이스들과 같은 질화물 기반 HEMT들에서 사용하기에 특히 적합할 수 있다. 본 명세서에서 사용될 때, "3족 질화물"이라는 용어는 질소와 주기율표의 3족 원소들, 일반적으로 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에 형성된 반도체 화합물들을 지칭한다. 이 용어는 AlGaN 및 AlInGaN과 같은 3 원소 및 4 원소 화합물들도 지칭한다. 이 분야의 기술자들이 잘 이해하듯이, 3족 원소들은 질소와 결합하여 2 원소(예컨대, GaN), 3 원소(예컨대, AlGaN, AlInN) 및 4 원소(예를 들어, AlInGaN) 화합물들을 형성할 수 있다. 이러한 화합물들 모두는 1몰의 질소가 총 1몰의 3족 원소들과 결합되는 실험식들을 갖는다. 따라서, AlxGa1 - xN(여기서, 0≤x≤1) 등의 식들이 그것들을 설명하도록 종종 사용된다.
본 발명의 실시예들은 GaN HEMT 디바이스들과 관련하여 설명되지만, 본 발명은 다른 타입의 디바이스들 및/또는 재료들과 관련하여 이용될 수 있다. 예컨대, 본 발명의 실시예들은 특히 실리콘 탄화물 MESFET 디바이스들에서도 사용하기에 적합할 수 있다. 또한, 본 발명의 일부 실시예들은 GaN 기반 발광 디바이스들(LED)은 물론, GaAs/AlGaAs pHEMT 디바이스들과 같은 GaAs 기반 디바이스들에서도 이롭게 사용될 수 있다.
낮은 온 저항을 갖는 높은 파괴 전압 디바이스는 게이트와 소스 사이 그리고 게이트와 드레인 사이의 영역들에서 낮은 저항을 갖는 동시에, 게이트와 드레인 사이의 영역에서 채널 공핍을 가능하게 한다. 게이트와 소스 사이 및 게이트와 드레인 사이의 영역들은 본 명세서에서 "액세스 영역들"로서 지칭될 것이다. AlGaN/GaN 또는 AlGaN/AlN/GaN 구조의 높은 이동도 및 높은 전하 밀도는 이를 위해 적합할 수 있으며, 예를 들어 High Breakdown Voltage Achieved on AlGaN/GaN HEMTs with Integrated Slant Field Plates (IEEE Electron Device letters, vol. 27, no. 9, p. 713, 2006)에 설명된 바와 같이 고성능 노멀리-온형 디바이스들을 설명하는 데 사용되었다. 통상적으로, 동일 층 구조는 노멀리-오프 동작이 요구될 때 게이트 영역에서 사용될 수 없다. 따라서, 본 발명의 일부 실시예들은 본 명세서에서 도 1a 내지 도 10과 관련하여 더 설명되는 바와 같은 저저항 액세스 영역들을 갖는 노멀리-오프형 디바이스들 및 노멀리-오프형 디바이스들을 제조하는 방법을 제공한다.
노멀리-오프형 디바이스들은 전력 스위치들과 같은 응용들에 사용될 수 있다. 노멀리-오프형 디바이스들은 본질적으로 전력 스위치/전원 응용들에 대해 더 안전한데, 그 이유는 노멀리-온형 디바이스가 경험할 수 있는 바와 같이 파워 업 시퀀스 동안에 제공되는 전류가 디바이스로 하여금 시스템을 고장나지 못하게 하기 때문이다. 따라서, 본 발명의 일부 실시예들은 노멀리-오프 동작을 하고 금속-절연체-반도체 게이트 구조를 가질 수 있는 GaN HEMT 디바이스들을 제공한다. 전술한 바와 같이, 노멀리-오프 동작은 안전의 이유로 고전압 전력 스위치들로서 사용되는 트랜지스터들에서 요구된다. 노멀리-오프 동작은 트랜지스터들이 RF 전력 증폭기들에서 사용될 때 바이어스 회로를 간소화할 수도 있다. 전통적인 고성능 GaN 전력 스위치 트랜지스터들 및 RF 트랜지스터들은 통상적으로 노멀리-온형이다. 전술한 바와 같이, 노멀리-오프 동작을 달성하는 전통적인 디바이스들은 통상적으로 높은 온 상태 저항, 느린 스위칭 속도 및/또는 불안정한 디바이스 특성들을 가졌다. 따라서, 본 발명의 일부 실시예들에 따르면, 노멀리-온형 디바이스들에 필적하는 성능을 가진 노멀리-오프형 GaN HEMT가 제공된다.
도 1 내지 6c와 관련하여 후술하는 바와 같이, 본 발명의 일부 실시예들에서는, GaN 버퍼층과 장벽층 사이에 이차원 전자 가스(2-DEG)를 포함하는 GaN HEMT 에피텍셜 웨이퍼가 비도전성 스페이서 층으로 캡핑된다. 장벽층 구조, 예컨대 AlGaN/GaN이 디바이스의 액세스 영역들에 제공된다. 스페이서 층이 장벽층의 상면에 제공된다. 디바이스의 게이트 영역에서, 스페이서 및 장벽층을 통해 트렌치가 에칭되어, GaN 버퍼층의 일부가 노출된다. 예를 들어 얇은 AlN/GaN 스택 및 유전체 층의 재성장이 수행되고, 이어서 금속 게이트 전극이 증착된다. 얇은 AlN/GaN 스택은 제로 게이트 바이어스에서 게이트 아래에 실질적으로 어떠한 전하도 유도되지 않게 하여 디바이스에 노멀리-오프 특성을 제공하도록 설계된다. 양의 게이트 바이어스 하에서, 전자들은 AlN 층과 하부의 GaN 버퍼 사이의 계면에 축적될 수 있다. 이 전자들은 반도체 이종 계면들에 전형적인 높은 이동도를 가져서, 낮은 온 상태 저항을 제공한다. 게이트 구조를 형성하는 층들은 액세스 영역을 형성하는 층들과 별개로 형성되므로, 각각의 층 구조는 본 명세서에서 더 설명되는 바와 같은 원하는 디바이스 특성들을 달성하도록 개별적으로 최적화될 수 있다.
본 발명의 일부 실시예들에 따른 반도체 디바이스들의 제조시의 처리 단계들이 도 1a 내지 1d를 참조하여 설명된다. 먼저, 도 1a를 참조하면, 기판(10)이 제공되며, 그 위에 질화물 기반 디바이스들이 형성될 수 있다. 본 발명의 일부 실시예들에서, 기판(10)은 예를 들어 4H 폴리타입의 실리콘 탄화물일 수 있는 반절연성 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함한다. "반절연성"이라는 용어는 절대적이 아니라 상대적인 의미로 사용된다. 본 발명의 특정 실시예들에서, 실리콘 탄화물 벌크 결정은 실온에서 약 1 x 105Ω-cm 이상의 비저항(resistivity)을 갖는다.
옵션인 버퍼, 핵 형성 및/또는 전이 층들(도시되지 않음)이 기판(10) 상에 제공될 수 있다. 예컨대, 실리콘 탄화물 기판과 디바이스의 나머지 사이의 적절한 결정 구조 전이를 제공하기 위해 AlN 버퍼 층이 제공될 수 있다.
실리콘 탄화물은 3족 질화물 디바이스들에 대해 매우 일반적인 기판 재료인 사파이어(Al2O3)보다 3족 질화물들에 훨씬 더 가까운 결정 격자 일치를 갖는다. 더 가까운 격자 일치는 사파이어 상에서 일반적으로 이용 가능한 것들보다 높은 품질의 3족 질화물 막들을 제공할 수 있다. 실리콘 탄화물은 또한 매우 높은 열 전도성을 가지며, 따라서 실리콘 탄화물 상의 3족 질화물 디바이스들의 총 출력 전력은 통상적으로 사파이어 상에 형성된 동일 디바이스들의 경우에서와 같이 기판의 열 발산에 의해 한정되지 않는다. 또한, 반절연성 실리콘 탄화물 기판들의 이용 가능성은 디바이스 절연 및 기생 용량 저하를 제공할 수 있다. 적절한 SiC 기판들은 예컨대 본 출원의 양수인인 Durham, N.C.의 Cree 사에 의해 제조된다.
실리콘 탄화물이 기판 재료로서 사용될 수 있지만, 본 발명의 실시예들은 본 발명의 범위로부터 벗어나지 않고 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 임의의 적절한 기판을 사용할 수 있다. 일부 실시예들에서는 적절한 버퍼층도 형성될 수 있다.
도 1a를 다시 참조하면, 버퍼(채널) 층(20)이 기판(10) 상에 형성된다. 버퍼층(20)은 전술한 바와 같은 버퍼층들, 전이층들 및/또는 핵 형성 층들을 이용하여 기판(10) 상에 형성될 수 있다. 버퍼층(20)은 압력 변형 하에 있을 수 있다. 더욱이, 채널 층 및/또는 버퍼 핵 형성 및/또는 전이 층들은 금속-유기 화학 기상 증착(MOCVD)에 의해 또는 분자 빔 에피텍시(MBE), 수소화물 기상 에피텍시(HVPE) 또는 다른 적절한 기술들과 같은, 이 분야의 기술자들에게 공지된 다른 기술들에 의해 에피텍시 방식으로 성장될 수 있다.
본 발명의 일부 실시예들에서, 버퍼층(20)의 도전 대역 에지의 에너지가 채널층과 장벽층 사이의 계면에서 장벽층(22)의 도전 대역 에지의 에너지보다 작을 경우에, 버퍼층(20)은 AlxGa1 - xN(여기서, 0≤x≤1)과 같은 3족 질화물이다. 본 발명의 소정 실시예들에서, x = 0이며, 이는 버퍼층(20)이 GaN임을 나타낸다. 버퍼층(20)은 본 발명의 범위를 벗어나지 않고 InGaN, AlInGaN 등과 같은 다른 3족 질화물들도 포함할 수 있다. 버퍼층(20)은 언도핑("비의도적으로 도핑")될 수 있으며, 약 0.5㎛ 내지 약 10㎛의 두께로 성장될 수 있다. 버퍼층(20)은 본 발명의 범위로부터 벗어나지 않고 GaN, AlGaN 등의 초격자 또는 조합들과 같은 다층 구조일 수도 있다.
장벽층(22)이 버퍼층(20) 상에 형성된다. 장벽층(22)은 버퍼층(20)의 밴드갭보다 큰 밴드갭을 가질 수 있으며, 장벽층(22)은 버퍼층(20)보다 작은 전자 친화도를 가질 수도 있다. 따라서, 이차원 전자 가스(2-DEG)(33)가 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료(장벽층(22) 및 버퍼층(20))의 이종 접합에 형성되며, 밴드갭이 더 작은 재료일수록 더 높은 전자 친화도를 갖는다. 2-DEG(33)는 언도핑된("비의도적으로 도핑된"), 더 작은 밴드갭 재료 내의 축적 층이며, 예를 들어 1013 캐리어/cm2를 초과하는 매우 높은 면 전자 농도를 가질 수 있다. 게다가, 더 넓은 밴드갭 반도체에서 발생하는 전자들은 2-DEG로 이동하여, 이온화된 불순물 산란의 감소로 인해 높은 전자 이동도를 가능하게 한다.
장벽층(22)은 버퍼층(20) 상에 직접 에피텍셜 성장될 수 있다. 본 발명의 소정 실시예들에서, 장벽층(22)은 약 100Å 내지 약 700Å의 두께를 갖는 AlN, AlInN, AlGaN 및/또는 AlInGaN을 포함한다. 일부 실시예들에서, 장벽층(22)은 AlxGa1 -xN(여기서, 0≤x<0.32)을 포함할 수 있다. 특정 실시예들에서, x = 0.22이다.
본 명세서에서 본 발명의 실시예들은 특정 HEMT 구조들과 관련하여 설명되지만, 본 발명은 그러한 구조들로 한정되는 것으로 해석되지 않아야 한다. 예컨대, 본 발명의 교시 내용들로부터 계속 이익을 얻으면서, HEMT 디바이스 내에 추가적인 층들이 포함될 수 있다. 그러한 추가 층들은 장벽층(22) 상의 GaN 캡 층을 포함할 수 있다. 더욱이, 장벽층(22)은 다수의 층을 가질 수도 있다. 따라서, 본 발명의 실시예들은 장벽층을 단일 층으로 제한하는 것으로 해석되지 않아야 하며, 예를 들어 GaN, AlGaN 및/또는 AlN 층들의 조합들을 갖는 장벽층들을 포함할 수 있다. 예컨대, 합금 산란을 줄이거나 방지하기 위해 GaN,AlN 구조가 사용될 수 있다. 따라서, 본 발명의 실시예들은 질화물 기반 장벽층들을 포함할 수 있으며, 그러한 질화물 기반 장벽층들은 AlGaN 기반 장벽층들, AlN 기반 장벽층들 및 이들의 조합들을 포함할 수 있다.
본 발명의 특정 실시예들에서, 장벽층(22)은 장벽층(22)이 오믹 콘택 금속(ohmic contact metal) 아래에 매립될 때 분극 효과들을 통해 버퍼층(20)과 장벽층(22) 사이의 계면에서 상당한 캐리어 농도를 유도하도록 충분히 두껍고, 충분히 높은 Al 조성을 갖는다.
전술한 바와 같이, 장벽층(22)은 버퍼층(20)보다 큰 밴드갭 및 버퍼층(20)보다 작은 전자 친화도를 가질 수 있다. 따라서, 본 발명의 소정 실시예들에서, 장벽층(22)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들의 층들의 조합들을 포함할 수 있다. 장벽층(22)은 그 안에 균열 또는 상당한 결함을 유발할 정도로 두껍지 않아야 한다. 본 발명의 소정 실시예들에서, 장벽층(22)은 언도핑되거나, n형 도펀트로 약 1 x 1019cm-3보다 낮은 농도로 도핑된다. 본 발명의 일부 실시예들에서, 장벽층(22)은 AlxGa1 -xN(여기서, 0<x<=1)을 포함한다. 특정 실시예들에서, 알루미늄 농도는 약 25%일 수 있다. 그러나, 본 발명의 다른 실시예들에서, 장벽층(22)은 약 5% 내지 약 100% 사이의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 일부 실시예들에서, 알루미늄 농도는 약 10%보다 크다.
도 1a에 더 도시된 바와 같이, 제1 비도전성 스페이서 층(23)이 장벽층(22) 상에 형성된다. 제1 비도전성 스페이서 층은 예를 들어 실리콘 질화물을 포함할 수 있다. 제1 비도전성 스페이서 층은 약 300Å 내지 약 3000Å의 두께를 가질 수 있다.
이제, 도 1b를 참조하면, 스페이서 층(23), 장벽층(22) 및 버퍼층이 마스크(30)를 이용하여 패터닝되고 에칭된다. 마스크(30)는 포토레지스트 및/또는 금속을 포함할 수 있으며, 본 발명의 범위로부터 벗어나지 않고 전통적인 포토리소그라피/리프트오프 기술들을 이용하여 패터닝될 수 있다. 구체적으로, 버퍼층(20), 장벽층(22) 및 스페이서 층(23)을 에칭하여 트렌치(75)를 형성한다. 도시된 바와 같이, 트렌치는 스페이서 층(23) 및 장벽층(22)을 통해 버퍼층(20) 내로 연장하여 버퍼층의 일부를 노출시킨다. 일부 실시예들에서, 트렌치(75)는 버퍼층(20) 내로 약 50 내지 약 500Å 연장할 수 있다. 에치 시간은 트렌치(75)가 수용 가능한 범위 내에서 버퍼층(20) 내로 연장된 때 프로세스가 종료되도록 조정될 수 있다.
이제, 도 1c를 참조하면, 마스크(30)가 제거되고, 트렌치 상에 그리고 스페이서 층 상에 게이트 구조(435)(도 4)가 형성된다. 도 1c에 도시된 본 발명의 실시예들에서, 게이트 구조는 유전체 층(35)이다. 그러나, 도 2 및 3과 관련하여 아래에 더 설명되는 바와 같이, 게이트 구조(435)(도 4)는 이러한 구조로 한정되지 않는다.
도 4를 참조하면, 본 발명의 일부 실시예들에서, 게이트 구조(435)의 형성은 옵션인 얇은 GaN 층(47)의 형성 후에 이루어진다. 트렌치(75)를 에칭한 후, 노출된 버퍼층(20)의 표면은 거칠 수 있다. 이러한 거친 표면은 게이트 구조(435)의 증착 후에 전자들이 디바이스의 온 상태에서 축적되는 계면을 형성하는 표면이다. 이 계면의 거칠기는 더 낮은 전자 이동도 및 더 높은 디바이스 온 저항을 유발할 수 있다. 따라서, 본 발명의 일부 실시예들에 따르면, 게이트 구조(435)의 형성 전에 얇은 GaN 층(47)이 트렌치(75) 내에 형성(증착)된다. 얇은 GaN 층(47)은 버퍼층(20), 및 장벽층(22)의 측벽들 상에 성장될 수 있지만, 통상적으로 스페이서 층(23) 상에는 성장되지 않는다. 일부 실시예들에서, 얇은 GaN 층은 약 600 내지 약 1200℃의 온도에서 금속-유기 화학 기상 증착(MOCVD)을 이용하여 성장될 수 있다. 그러나, 본 발명의 실시예들은 이러한 형성 프로세스로 한정되지 않는다. 얇은 GaN 층(47)이 증착될 때, 트렌치 에치에 의해 유발된 거칠기는 성장된 대로의(as-grown) GaN에 전형적인 스텝-플로우 형태(step-flow morphology)로 복구될 수 있다. 얇은 GaN 층(47)은 약 2.0Å 내지 약 50Å의 두께를 가질 수 있다.
도 1c를 다시 참조하면, 전술한 바와 같이, 도 1c에 도시된 본 발명의 실시예들에서, 게이트 구조(435)(도 4)는 유전체 층(35)에 의해 제공된다. 따라서, 도 1c의 구조가 표면 평탄도를 회복하기 위해 얇은 GaN 층(47)을 포함하는 경우, 얇은 GaN 층(47)은 트렌치(75)와 유전체 층(35) 사이에 제공될 것이다. 유전체 층은 약 60Å 내지 약 600Å의 두께를 가질 수 있다.
유전체 층(35)은 실리콘 질화물(SixNy), 실리콘 이산화물(SiO2), AlSiN, 및/또는 실리콘 산질화물(SiON)과 같은 다른 적절한 유전체 재료를 포함할 수 있다. "SixNy", "SiN" 및 "실리콘 질화물"이라는 용어들은 본 명세서에서 화학량론(stoichiometric) 및 비화학량론적 실리콘 질화물 양자를 지칭하기 위해 교환 가능하게 사용된다는 것을 이해할 것이다. 다른 재료들도 유전체 층(35)을 위해 사용될 수 있다. 예컨대, 유전체 층(35)은 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 산질화물도 포함할 수 있다. 더욱이, 유전체 층(35)은 단일 층이거나, 균일한 그리고/또는 불균일한 조성의 다수의 층을 포함할 수 있다. 유전체 층(35)의 재료는 비교적 높은 온도에 견딜 수 있어야 한다.
일반적으로, 유전체 층(35)은 비교적 높은 파괴 전기장 강도를 갖고, 버퍼층(20)과 같은 하부의 3족 질화물 층과의 계면에서 비교적 낮은 계면 트랩 밀도를 제공하는 유전체 층일 수 있다. 유전체 층(35)은 장벽층(22)의 재료와 반응하지 않을 수 있다. 더욱이, 유전체 층(35)은 그 안에 비교적 낮은 불순물 레벨을 가질 수 있다. 예컨대, 유전체 층(35)은 수소, 및 산소, 탄소, 불소 및 염소를 포함하는 다른 불순물들의 비교적 낮은 레벨을 가질 수 있다. 또한, 유전체 층(35)은 후속 프로세스 단계들에서 사용되는 높은 어닐링 온도들에 견디도록 비교적 높은 온도들(예컨대, >1000℃)에서 안정적일 수 있다.
본 발명의 특정 실시예들에서, 유전체 층(35)은 SiN을 포함한다. SiN 유전체 층(35)은 예를 들어 화학 기상 증착(CVD)에 의해 형성될 수 있다. SiN 유전체 층(35)은 화학량론적일 수 있다(즉, 재료 내의 실리콘 대 질소의 비율이 약 3:4이다). 예를 들어 CVD 프로세스에서의 SiH4 및 NH3 소스 가스들의 상대 흐름 레이트들을 조정함으로써 SiN 층의 화학량론이 조정될 수 있다. 더욱이, 비교적 높은 온도들에서 형성될 때, CVD 성장된 SiN은 화학량론적이 되는 경향이 있다.
SiN 층의 화학량론은 층의 굴절률에도 영향을 미칠 수 있다. 본 발명의 소정 실시예들에서, SiN 유전체 층(35)은 약 1.6 내지 약 2.2의 633nm 파장에서의 굴절률을 가질 수 있다. 특정 실시예들에서, SiN 유전체 층(35)의 굴절률은 편광 분석법(ellipsometry)에 의해 측정될 때 1.98±0.05이다. 화학량론적 SiN은 버퍼링된 산화물 에치(BOE)에서의 그의 에치 레이트에 의해서도 특성화될 수 있다. 예를 들어, 화학량론적 SiN의 BOE 에치 레이트는 거의 0이다.
일부 실시예들에서, 유전체 층(35)은 SiO2일 수 있다. SiO2는 LPCVD 및/또는 MOCVD에 의해 형성될 수 있으며, 화학량론적일 수 있다. 본 발명의 소정 실시예들에서, SiO2 보호층은 약 1.36 내지 약 1.56의 633nm 파장에서의 굴절률을 가질 수 있다. 특정 실시예들에서, SiO2 보호층의 굴절률은 편광 분석법에 의해 측정될 때 1.46±0.03이다.
유전체 층(35)이 실리콘 질화물을 포함할 때, 유전체 층(35)은 Cs 이온빔을 이용하는 2차 이온 질량 분광기(SIMS)에 의해 측정될 때 표 1에 표시된 레벨들 이하의 불순물 레벨들을 가질 수 있다.
요소 농도(cm-3)
H 4 x 1021
O 3 x 1018
C 7 x 1017
F 1 x 1016
Cl 4 x 1016
유전체 층은 2005년 11월 23일자로 출원된 "GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES"라는 제목의 미국 특허 출원 제11/286,805호에 설명된 바와 같은 고순도 SiN 층을 포함할 수 있으며, 이 출원의 명세서는 본 명세서에 충분히 설명되는 바와 같이 본 명세서에 참고 문헌으로 포함된다. 구체적으로, 본 발명의 소정 실시예들에 따르면, SiN 유전체 층(35)은 비교적 높은 온도들(예를 들어, 약 700℃ 이상)에서 LPCVD 또는 MOCVD를 이용하여 성장될 수 있다. 특정 실시예들에서, SiN 층들은 약 900-1000℃ 범위의 온도에서 성장될 수 있다. 이러한 고온 성장은 SiN 층 내의 불순물 레벨들의 감소를 도울 수도 있다. 또한, SiN 층 내에 포함된 배경 반응로 불순물들의 레벨들의 감소를 도울 수 있는 높은 성장 레이트들이 이용될 수 있다. 예컨대, 본 발명의 소정 실시예들에서, SiN 층(들)은 적어도 약 0.2㎛/시의 성장 레이트로 성장될 수 있다. 일부 실시예들에서, 성장 레이트는 약 2㎛/시일 수 있다.
본 발명의 일부 실시예들에 따른 약 300Å의 두께를 갖는 유전체 층(35)을 포함하는 디바이스의 오프 및 온 상태에서의 시뮬레이션된 도전 대역 에지를 나타내는 그래프들이 도 6a에 제공된다. 전술한 바와 같이, 디바이스 온 상태에서, 전자들은 유전체-반도체 계면에 축적된다. 이러한 전자들은 유전체 층(35)에 근접하므로 아마도 낮은 이동도를 갖는다. 이것은 전체 디바이스 온 저항에 악영향을 미칠 수 있다. 그러나, 게이트 길이가 액세스 영역의 길이에 비해 충분히 짧은 경우, 게이트 아래의 높은 저항은 디바이스의 온 저항을 실질적으로 증가시키지 않을 수 있다.
유전체 층의 형성 후에 소스(30) 및 드레인(31) 콘택들(도 5a 및 도 5b)이 형성된다. 소스(30) 및 드레인(31) 콘택들은 이 분야의 기술자들에게 공지된 임의의 방법을 이용하여 형성될 수 있다. 예컨대, 스페이서 층(23) 상에 마스크가 형성될 수 있고, 이어서 소스 및 드레인 콘택들(30, 31)을 위해 마스크 내에 창들이 열릴 수 있다. 마스크는 SiO2, 금속, 포토레지스트 또는 임의의 다른 적절한 마스크 재료를 포함할 수 있다.
이어서, 소스 및 드레인 콘택들(30, 31)을 제공하기 위해 마스크 상에 그리고 마스크에 의해 노출된 장벽층(22)의 부분들 상에 예를 들어 증발 증착에 의해 금속층을 증착할 수 있다. 적당한 금속들은 Ti, Si, Ni, Au, Al, Ta, Mo, TiN, WSiN 및/또는 Pt를 포함할 수 있다. 특정 실시예들에서, 금속은 기판 상에 순서대로 형성된 Ti(250Å), Al(1000Å) 및 Ni(500Å)의 적층을 포함할 수 있다. 이어서, 도 5a 및 5b에 도시된 바와 같이, 마스크를 리프트 오프하여, 소스 및 드레인 영역들 상에 소스 및 드레인 콘택들(30, 31)을 남길 수 있다. 소스 및 드레인 콘택들(30, 31)은 본 발명의 범위를 벗어나지 않고 오믹 콘택들일 수 있다.
일부 실시예들에서, 증착된 금속은 소스 및 드레인 콘택들(30, 31)의 콘택 저항을 줄이기 위해 어닐링될 수 있다. 어닐은 N2 또는 Ar 등의 불활성 기체의 분위기에서 약 600 내지 약 1200℃의 온도에서의 어닐일 수 있다. 오믹 콘택 어닐의 사용을 통해, 오믹 콘택들의 저항은 비교적 높은 저항에서 약 1Ω-㎜ 이하로 감소할 수 있다. 따라서, 본 명세서에서 사용될 때, "오믹 콘택"이라는 용어는 약 1Ω-㎜ 이하의 콘택 저항을 갖는 비정류 콘택을 지칭한다.
이제, 도 1d를 참조하면, 전술한 소스 및 드레인 콘택들을 어닐링한 후에 게이트 전극(32)이 형성될 수 있다. 게이트 전극(32)은 어닐링되지 않을 수 있다. 도 1d에 도시된 바와 같이, 게이트 전극(32)은 유전체 층(35) 및 스페이서 층(23) 상의 트렌치(75) 내에 형성된다. 게이트 전극(32)은 약 0.5㎛ 내지 약 5.0㎛의 게이트 길이를 가질 수 있다. 게이트 전극(32)은 도 1d에 도시된 바와 같이 "T" 게이트일 수 있으며, 전통적인 제조 기술들을 이용하여 제조될 수 있다. 적절한 게이트 재료들은 Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같이 질화물 기반 반도체 재료에 대해 쇼트키 콘택을 형성할 수 있는 전통적인 재료들을 포함할 수 있다. 적절한 게이트 재료들은 Ti, Al 및/또는 TiW와 같이 질화물 기반 반도체 재료에 대해 쇼트키 콘택을 형성할 수 없는 재료들도 포함할 수 있다.
따라서, 본 발명의 일부 실시예들은 노멀리-오프 동작과 결합된 저저항 액세스 영역들을 갖는 디바이스를 제공한다. 전술한 바와 같이, 본 발명의 일부 실시예들은 액세스 영역들 내에 상부에 스페이서 층(23)을 갖는 장벽층 구조(22), 예컨대 AlGaN/GaN을 제공한다. 게이트 영역에서, 트렌치(75)가 스페이서 층(23) 및 장벽층(22)을 통해 에칭되어, 버퍼층(20)이 노출된다. (도 1c의 유전체 층(35)과 같은) 하나 이상의 층을 게이트 영역에 증착하여, 원하는 임계 전압 및 측방 수송 특성들을 갖는 게이트 구조(35)를 형성한다. 게이트 구조를 구성하는 층들은 액세스 영역을 구성하는 층들과 별개로 증착되므로, 각각의 층 구조는 원하는 디바이스 특성들을 달성하도록 개별적으로 최적화될 수 있다.
이제, 도 2를 참조하면, 본 발명의 일부 실시예들에서, 게이트 구조(435)(도 4)는 트렌치(75)와 유전체 층(35) 사이에 추가적인 AlN 층(36)을 포함한다. 도 2에 도시된 바와 같이, 스페이서 층(23) 상의 그리고 트렌치(75) 내의 AlN 층(36)은 유전체 층(35) 전에 형성되며, 유전체 층(35)은 AlN 층(36) 상에 형성된다. AlN 층(36)은 약 1.0Å 내지 약 10.0Å의 두께를 가질 수 있다. 본 발명의 일부 실시예들에서, AlN 층(36)은 더 두꺼운 AlGaN 층으로 대체될 수 있고, 거의 동등한 결과들을 여전히 달성할 수 있다. 그러나, AlGaN 층을 증착할 때, 조성 제어가 어려울 수 있다. GaN 증착이 선택적인 조건들 하에서, AlGaN 층 내의 Al 조성은 균일하지 않을 수 있다. 더욱이, 전술한 바와 같이 표면 거칠기를 평탄화하기 위해 얇은 GaN 층(47)이 포함되는 실시예들에서, 얇은 GaN 층(47)은 AlN 층(36)과 트렌치(75)/스페이서 층(23) 사이에 형성될 것이다.
약 5Å의 두께를 갖는 AlN 층(36) 및 약 300Å의 두께를 갖는 유전체 층(35)을 포함하는 디바이스의 오프 상태 및 온 상태에서의 시뮬레이션된 도전 대역 에지를 나타내는 그래프들이 도 6b에 제공된다. 디바이스 온 상태에서, 전자들은 AlN/GaN 계면에 축적된다. AlN 층은 결정일 수 있으며, AlN/GaN은 유전체 층(35)만을 갖는 것과 관련하여 전술한 실시예들과 관련하여 예측될 수 있는 것보다 높은 전자 이동도를 갖는 반도체 이종 구조를 형성할 수 있다. 이것은 더 낮은 디바이스 온 저항을 유발할 수 있다. 전자 이동도는 AlN 층(36)의 두께가 증가함에 따라 증가할 수 있는데, 그 이유는 그러한 두께의 증가가 축적된 전자들을 AlN/유전체 계면으로부터 더 멀리 분리시키기 때문이다. 그러나, AlN 층(36)의 두께의 증가와 더불어, AlN 층(36) 내의 강한 분극 유도 전기장들로 인해 임계 전압이 감소할 수 있다.
이제, 도 3을 참조하면, 본 발명의 일부 실시예들에서, 게이트 구조(435)(도 4)는 AlN 층(36)과 유전체 층(35) 사이에 GaN 층(39)을 포함한다. 도 3에 도시된 바와 같이, GaN 층(39)은 AlN 층(36) 위에, 유전체 층(35)과 AlN 층(36) 사이에 형성된다. GaN 층(39)은 약 2.0Å 내지 약 30Å의 두께를 가질 수 있다. 더욱이, 전술한 바와 같이 표면 거칠기를 평탄화하기 위해 얇은 GaN 층(47)이 포함되는 실시예들에서, 얇은 GaN 층(47)은 AlN 층(36)과 트렌치(75)/스페이서 층(23) 사이에 형성될 것이다.
약 5Å의 두께를 갖는 AlN 층(36), 약 10Å의 두께를 갖는 GaN 층(39) 및 약 300Å의 두께를 갖는 유전체 층(35)을 갖는 디바이스의 오프 상태 및 온 상태에서의 시뮬레이션된 도전 대역 에지를 나타내는 그래프들이 도 6c에 제공된다. 디바이스 온 상태에서, 전자들은 하부의 AlN/GaN 계면에 축적된다. 그러나, 축적된 전자들은 도 3의 디바이스 내의 유전체 층으로부터 더 멀리 분리되며, 이는 더 높은 전자 이동도 및 더 낮은 디바이스 온 저항을 유발할 수 있다. 전자 이동도는 GaN 층(39) 및 AlN 층(36)의 두께에 따라 증가할 수 있는데, 그 이유는 이것이 축적된 전자들을 유전체 층(35)으로부터 더 멀리 분리시키기 때문이다. 그러나, GaN 층(39)의 두께가 소정의 임계 두께를 초과하는 경우, 전자들은 하부의 AlN/GaN 계면이 아니라 GaN 유전체 계면에 축적되기 시작할 수 있으며, 이는 전자 이동도의 감소를 유발할 수 있다.
도 1a 내지 4와 관련하여 전술한 본 발명의 실시예들에서, 게이트 구조(435; 도 4)의 증착은 선택적이 아닌데, 즉 게이트 구조는 에칭된 게이트 트렌치(75) 내에는 물론, 액세스 영역들 내의 스페이서 층(23) 상에 그리고 게이트 트렌치(75)의 측벽들 상에도 증착된다. 본 발명의 일부 실시예들에서, AlN 층(36) 및 유전체 층(35)의 증착은 전술한 바와 같이 수행될 수 있지만, GaN 층(39)의 증착은 이러한 층이 게이트 구조의 일부인 경우에는 선택적일 수 있는데, 즉 GaN은 증착 기술 및 증착 조건들에 따라, 에칭된 게이트 트렌치(75) 내에만 증착될 수 있다. GaN 층(39)의 선택적 증착을 이용하는 본 발명의 실시예들에서는, GaN 층(39)의 증착 전에 액티브 디바이스 밖의 큰 영역들을 통해 비도전성 스페이서 층(23)이 에칭될 수 있다. 따라서, GaN은 액티브 디바이스 밖의 에칭된 큰 영역들 내에도 증착될 수 있어서, 아마도 게이트 트렌치(75) 내에 더 예측 가능하고 제어 가능한 증착 레이트들을 제공할 수 있다.
이제, 도 5a 및 5b를 참조하면, 본 발명의 일부 실시예들에서, 게이트 전극(32)은 통상적인 GaN HEMT 디바이스 구조에서 소스 및 드레인 콘택들(30, 31) 사이에 배치된다. 도 5b에 더 도시된 바와 같이, 본 발명의 일부 실시예들에서는, 게이트 전극(32) 상에 제2 비도전성 스페이서 층(43)이 제공된다. 일부 실시예들에서, 게이트 금속화 후에 제2 스페이서 층(43)이 증착될 수 있으며, 약 500Å 내지 약 5000Å의 두께를 가질 수 있다. 스페이서 층(43)을 위한 적절한 재료들은 예컨대, 실리콘 질화물을 포함할 수 있다. 제2 비도전성 스페이서 층(43)의 형성에 이어서, 디바이스의 드레인 측에 금속 필드 플레이트(45)가 증착될 수 있다. 필드 플레이트(45)를 위한 적절한 재료들은 예컨대, Ni, Au, Al 및 Ti를 포함할 수 있다. 필드 플레이트(45)는 본 발명의 범위로부터 벗어나지 않고 게이트 전극(32) 또는 소스 전극(30)에 접속될 수 있다. 도 5b는 본 발명의 일부 실시예들만을 도시하지만, 게이트 전극(32) 및 필드 플레이트(45)의 다른 구성들 및 기하 구조들도 가능할 수 있다는 것을 이해할 것이다.
본 발명의 일부 실시예들은 도 7a 내지 도 10과 관련하여 후술하는 바와 같이 게이트 전극 아래의 장벽층 내에 이온 주입 영역을 포함하는 노멀리-오프 동작이 가능한 GaN HEMT 디바이스를 제공한다. 이온 주입된 원소들은 제로 게이트 바이어스에서 게이트 전극 아래의 채널 내에 실질적으로 어떠한 이동 전하도 존재하지 못할 수 있도록 게이트 전극 아래의 도전 대역을 휘게 하는 데 사용된다. 양의 게이트 바이어스에서, 통상적으로 전자들은 장벽층과 하부 버퍼층 사이의 계면에 채널 내에 축적된다. 이온 주입 영역을 포함하는 본 발명의 일부 실시예들에 따르면, 이온 주입된 원소들은 주로 장벽층 내에 위치할 수 있으며, 주입된 원소들의 비교적 낮은 농도가 버퍼에서 그리고 계면에서 발견될 수 있다. 따라서, 축적된 전자들은 주입된 이온들로 인한 산란에 의해 영향을 받지 않을 수 있으며, 이는 높은 이동도 및 낮은 온 상태 저항을 갖는 디바이스를 제공할 수 있다.
전술한 바와 같이, 노멀리-오프 동작은 많은 가운데 특히 안전의 이유로 고전압 전력 스위치로서 사용되는 트랜지스터에서 요구된다. 더욱이, 노멀리-오프형 디바이스들은 노멀리-온형 디바이스들과 연계하여 현재 GaAs 고복합, 저전력 회로들에 대해 가장 인기있는 디지털 회로 패밀리인 GaN HEMT 직접 결합 FET(강화/공핍 모드 논리) 논리 회로들의 제조를 가능하게 할 수 있다. 노멀리-오프 동작은 RF 전력 증폭기들에서 사용되는 트랜지스터들을 위한 바이어스 회로를 간소화할 수도 있다. 지금까지 보고된 고성능 GaN 전력 스위치 트랜지스터들 및 RF 트랜지스터들은 통상적으로 노멀리-온이다. 노멀리-오프 동작을 달성하기 위한 전통적인 접근법들은 높은 온 상태 저항, 느린 스위칭 속도 및/또는 불안정한 디바이스 특성을 유발하였다. 본 발명의 일부 실시예들은 도 7a 내지 10과 관련하여 후술하는 바와 같이 노멀리-온형 디바이스들에 필적하는 성능을 갖는 노멀리-오프형 디바이스들을 제공한다.
본 발명의 일부 실시예들에 따른 반도체 디바이스들의 제조시의 처리 단계들이 도 7a 내지 7e와 관련하여 설명된다. 도 7a를 먼저 참고하면, 도 1a와 관련하여 전술한 것과 유사한 처리 단계들을 이용하여 기판(10), 버퍼층(20), 장벽층(22) 및 스페이서 층(23)이 형성된다. 또한, 도 1a와 관련하여 또한 전술한 바와 같이, 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료(장벽층(22) 및 버퍼층(20))의 이종 접합에 이차원 전자 가스(2-DEG)(33)가 형성되며, 더 작은 밴드갭 재료는 더 높은 전자 친화도를 갖는다. 따라서, 이러한 요소들의 형성과 관련된 상세들은 본 명세서에 더 설명되지 않는다.
이제, 도 7b를 참고하면, 스페이서 층(23)이 마스크(31)를 이용하여 패터닝되고 에칭된다. 마스크(31)는 포토레지스트 및/또는 금속을 포함할 수 있으며, 본 발명의 범위로부터 벗어나지 않고 전통적인 포토리소그라피/리프트 오프 기술들을 이용하여 패터닝될 수 있다. 구체적으로, 스페이서 층(23)을 에칭하여 트렌치(76)를 형성한다. 도시된 바와 같이, 트렌치는 스페이서 층(23)을 통해 연장하고, 장벽층(22)의 일부를 노출시킨다. 본 발명의 일부 실시예들에서, 장벽층(22)은 트렌치(76)의 형성 동안에 에칭될 수 있다. 이러한 실시예들에서, 트렌치(76)는 장벽층(22) 내로 약 0Å 내지 약 200Å 연장할 수 있다.
이제, 도 7c를 참조하면, 여전히 배치되어 있는 마스크(31)를 이용하여, 트렌치(76)의 에치에 의해 노출된 장벽층(22)의 표면 내로 이온들(500)을 주입하여, 게이트 이온 주입 영역(510)을 제공한다. 본 발명의 일부 실시예들에서는, 주입된 원소들의 결과적인 분포를 장벽층(22) 내에 주로 배치하고, 버퍼층(20) 내로 연장하는 주입 원소들의 농도를 매우 낮은 레벨로 제한할 수 있도록 이온 주입 에너지가 선택될 수 있다. 따라서, 장벽층(22)과 버퍼(20) 사이의 계면 근처에서, 2-DEG(33) 근처에서 이온 주입과 관련된 구조적 손상이 감소될 수 있다. 따라서, 2-DEG(33)에서 높은 이동도가 제공될 수 있다.
구체적으로, 주입 원소(이온들)는 장벽층(22) 내에 주입된 때 음의 공간 전하를 제공하도록 선택될 수 있다. 하나의 가능한 주입 원소는 마그네슘(Mg)을 포함할 수 있다. Mg는 AlGaN 층 내의 3족 격자 위치에 배치되는 경우에 억셉터로서 이용되며, 이는 공핍시에 음의 공간 전하를 제공할 수 있다. 다른 적절한 주입 원소들은 예컨대, 불소(F) 또는 아연(Zn)을 포함할 수 있다. 주입 에너지는 약 3.0keV 내지 약 10keV일 수 있다. 주입 도스는 대역 휨이 임계 전압을 양의 값으로 이동시키도록 선택될 수 있다. 적절한 주입 도스들은 예컨대 약 5.0 x 1012cm-2 내지 약 1.0 x 1014cm-2일 수 있다. 임계 전압이 얼마나 멀리 양으로 이동될 수 있는지에 대한 제한이 존재한다. 소정의 주입 도스가 초과될 때, 결과적인 대역 휨은 장벽층(22) 내의 가전자 대역이 제로 게이트 바이어스에서 페르미 레벨을 가로지르게 할 수 있다. 이것은 정공 형성을 유발하여, 디바이스 동작 동안에 디바이스 편차 및/또는 임계 전압 변동을 유발할 수 있다.
이온들(500)을 주입하여 이온 주입된 게이트 영역(510)을 형성한 후에, 이온 주입된 게이트 영역(510)을 어닐링하여, 이온 주입에 의해 유발된 격자 손상을 회복할 수 있다. 어닐은 주입된 원소들을 전기적으로 활성인 격자 위치들 내로, 예를 들어 AlGaN 층 내의 틈새 자리에서 3족 위치로 이동시키는 데에도 사용될 수 있다. 이온 주입 어닐은 AlGaN 및 GaN에 대한 통상적인 MOCVD 성장 온도 근처 또는 위인 약 1000℃ 내지 약 1300℃의 온도에서 수행될 수 있다. 이온 주입 어닐은 약 30초 내지 약 10분 동안 수행될 수 있다. 본 발명의 일부 실시예들에서, 이온 주입 어닐은 암모니아 함유 분위기 내에서 수행될 수 있다. 이것은 임의의 노출된 AlGaN 또는 GaN 표면들이 분해될 가능성을 줄일 수 있다. 더욱이, 도 7d에 도시된 바와 같이, 본 발명의 일부 실시예들에서는, 노출된 표면들이 분해될 가능성을 더 줄이기 위해 어닐 전에 디바이스의 표면에 밀봉층(520)이 증착될 수 있다. 본 발명의 범위를 벗어나지 않고, 암모니아, 밀봉층(520) 또는 이들 양자가 사용될 수 있다는 것을 이해할 것이다.
이온 주입 어닐 후에 또는 개별 어닐로서, 이온 주입된 게이트 영역(510)으로부터 수소를 제거하도록 설계된 분위기에서 더 낮은 온도의 활성화 어닐이 수행될 수 있다. 이러한 활성화 어닐은 Mg 도핑된 GaN에 대해 수행되는 활성화 어닐들과 유사할 수 있다. 성장된 대로의 MOCVD Mg 도핑 GaN은 p형이 아니다. 그러나, 순수 N2 또는 N2/O2 분위기에서 약 1.0분 내지 약 1.0시간 동안 약 600 내지 약 900℃의 온도에서 어닐링될 때, 성장된 대로의 GaN은 GaN으로부터 수소를 제거함으로써 p형이 될 수 있다.
본 발명의 일부 실시예들에 따르면, 이온 주입 어닐 및 활성화 어닐 전 또는 후에 소스 및 드레인 콘택들(30, 31)(도 9a 및 9b)이 형성될 수 있다. 구체적으로, 이온 주입 어닐 및/또는 활성화 어닐 온도들이 오믹 콘택 금속들의 최대 임계치를 초과하는 경우, 통상적인 제조 시퀀스가 변경되어야 한다. 통상적으로, 오믹 콘택 금속은 전술한 바와 같이 게이트 프로세스가 수행되기 전에 형성된다. 한편, 오믹 콘택 프로세스가 이온 주입 및 이온 주입 어닐을 포함하는 경우, 게이트 이온 주입 어닐 및 오믹 이온 주입 어닐이 동시에 수행되고, 이어서 오믹 콘택 금속 증착이 수행될 수 있다. 소스 및 드레인 콘택들(30, 31)(도 9a 및 9b)은 도 5a 및 5b와 관련하여 전술한 것과 유사한 프로세스를 이용하여 형성될 수 있으며, 따라서 그들의 형성에 대한 상세들은 본 명세서에 더 설명되지 않는다.
이제, 도 7e를 참조하면, 이온 주입된 게이트 영역(510)의 형성 및 전술한 어닐링 프로세스들 후에 게이트 전극(32)이 형성될 수 있다. 게이트 전극(32)은 어닐링되지 않을 수 있다. 도 7e에 도시된 바와 같이, 게이트 전극(32)은 이온 주입된 게이트 영역(510) 및 스페이서 층(23) 상의 트렌치(76) 내에 형성된다. 게이트 전극(32)은 약 0.5㎛ 내지 약 5.0㎛의 게이트 길이를 가질 수 있다. 게이트 전극(32)은 도 7e에 도시된 바와 같이 "T" 게이트일 수 있으며, 전통적인 제조 기술들을 이용하여 제조될 수 있다. 적절한 게이트 재료들은 Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같이 질화물 기반 반도체 재료에 대해 쇼트키 콘택을 형성할 수 있는 전통적인 재료들을 포함할 수 있다.
더욱이, 리프트 오프 기술에 의해 디파인되는 게이트 금속 영역은 게이트 이온 주입 영역(510)을 포함할 수 있지만, 이온 주입 영역(510)의 양측 상의 스페이서 층(23)의 표면 상으로 연장할 수도 있다. 따라서, 스페이서 층(23) 내의 에칭된 개구에 의해 디파인되는, 장벽층(22)의 표면과 접촉하는 게이트 금속은 게이트 이온 주입 영역(510)에 자기 정렬될 수 있다.
이제, 도 10을 참조하여, Mg 이온 주입 게이트들을 갖는 디바이스들 상의 드레인 전류의 측정치들을 나타내는 그래프가 설명된다. 구체적으로, 본 발명의 일부 실시예들에서, 도펀트 이온들은 약 8keV의 이온 주입 에너지 및 약 2.0 x 1013cm-3의 도스를 갖는다. 도펀트 이온들은 마그네슘을 포함할 수 있다. 이온 주입된 도펀트 이온들은 약 1130℃의 온도에서 약 1분 동안 어닐링될 수 있다. 이온 주입 어닐링 후에, 약 80%의 N2 및 20%의 O2를 포함하는 분위기에서 약 700℃의 온도에서 15분 동안, 이온 주입된 도펀트 이온들의 활성화 어닐이 수행될 수 있다. 이러한 실시예들에서, 디바이스의 에피텍셜 구조는 실리콘 탄화물 기판 상의 약 250Å의 두께를 갖는 Al0 .2Ga0 .8N 층, 약 3.0Å의 두께를 갖는 AlN 층 및 약 1.4㎛의 두께를 갖는 GaN 층일 수 있다. 도 10은 상이한 Mg 이온 주입 도스들을 갖는 디바이스들에 대한 드레인 전류 대 게이트 바이어스를 나타낸다. 전술한 2.0 x 1013cm-3의 이온 주입 도스에서, 임계 전압은 +0.5V이었다.
도 10과 관련하여 전술한 값들은 예시적인 목적으로만 제공되며, 따라서 본 발명의 실시예들은 그러한 값들로 한정되지 않는다는 것을 이해할 것이다. 예컨대, 본 발명의 일부 실시예들에서, 도펀트 이온들은 약 5keV의 이온 주입 에너지 및 약 3.0 x 1013cm-2의 도스를 가질 수 있으며, 도펀트 이온들은 아연(Zn)일 수 있고, 이온 주입은 본 발명의 범위를 벗어나지 않고 약 1170℃의 온도에서 약 1분 동안 어닐링될 수 있다.
이제, 도 8을 참조하여, 본 발명의 일부 실시예들에 따른 반도체 디바이스들을 나타내는 단면도가 설명된다. 도 8의 디바이스는 도 7a 내지 7e와 관련하여 전술한 디바이스와 유사하지만, 트렌치(76)의 측벽 상에 유전체 측벽 스페이서들(630)을 더 포함한다. 측벽 스페이서들(630)은 전술한 게이트 이온 주입(510)이 수행된 후에 형성될 수 있다. 유전체 측벽 스페이서들(630)은 약 1.0nm 내지 약 50.0nm의 두께를 가질 수 있다. 측벽 스페이서들(630)의 두께가 너무 두꺼운 경우, 게이트 전극(32)은 양으로 바이어스될 때 이온 주입 영역(510) 아래에 이동 전하를 축적하지 않을 수 있으며, 이는 게이트 에지들에서 전류 막힘(choking)을 유발할 수 있다.
다른 실시예들에서, 반도체 디바이스 상에 컨포멀 유전체 층(conformal dielectric layer)이 형성될 수 있으며, 컨포멀 유전체 층을 에칭하여 트렌치(76)의 측벽 상에 유전체 측벽 스페이서들(630)을 제공할 수 있다. 본 발명의 일부 실시예들에서, 컨포멀 유전체 층은 컨포멀 유전체 층의 고도로 이방성인 반응성 이온 에치를 이용하여 에칭될 수 있다. 따라서, 게이트가 순방향 바이어스될 때, 도 7a 내지 7e와 관련하여 전술한 구조는 게이트 이온 주입 영역(510)에 인접하는 이온 주입되지 않은 장벽(22)을 통해 게이트 금속에서 2-DEG(33)로의 가능한 누설 경로를 제공할 수 있다. 도 8의 측벽들(630)은 게이트 금속을 이온 주입되지 않은 장벽층(22)으로부터 분리할 수 있으며, 이는 도 7a 내지 7e와 관련하여 전술한 실시예들에서 발생할 수 있는 기생 누설 경로를 실질적으로 줄이거나 아마도 제거할 수 있다. 따라서, 유전체 측벽들(630)을 포함하는 도 8의 디바이스는 더 높은 게이트 전압으로 바이어스될 수 있으며, 이는 더 높은 최대 드레인 전류 및 더 낮은 온 저항을 유발할 수 있다.
이제, 도 9a 및 9b를 참조하여, 본 발명의 일부 실시예에 따른 디바이스들의 단면도들이 설명된다. 도 9a 및 9b에 도시된 바와 같이, 게이트 전극(32)은 소스(30) 및 드레인(31) 콘택들 사이에 배치된다. 도 9b는 제2 비도전성 스페이서 층(73)의 형성을 더 도시한다. 제2 비도전성 스페이서(73)는 약 500Å 내지 약 5000Å의 두께를 가질 수 있다. 제2 비도전성 스페이서 층(73)은 게이트 전극(32)의 형성 후에 증착될 수 있다. 제2 비도전성 스페이서 층(73)의 형성에 이어서, 금속 필드 플레이트(75)가 형성될 수 있다. 금속 필드 플레이트(75)는 본 발명의 범위로부터 벗어나지 않고 게이트(32) 또는 소스(30)에 접속될 수 있다. 필드 플레이트(75)에 적합한 재료들은 예를 들어 Ni, Au, Al 및 Ti를 포함할 수 있다. 도 9b는 본 발명의 일부 실시예들만을 도시하지만, 게이트 전극(32) 및 필드 플레이트(75)의 다른 구성들 및 기하 구조들도 가능할 수 있다.
따라서, 본 발명의 일부 실시예들은 노멀리-오프 동작과 결합된 저저항 액세스 영역들을 갖는 디바이스를 제공한다. 전술한 바와 같이, 본 발명의 일부 실시예들은 게이트 전극(32) 아래의 장벽층(22) 내에 이온 주입 영역(510)을 제공한다. 이온 주입 영역(510)의 존재는 게이트 전극(32) 아래의 도전 대역을 휘게 할 수 있으며, 따라서 제로 바이어스에서 게이트 전극 아래의 채널에는 어떠한 이동 전하도 존재하지 않는다. 양의 게이트 바이어스에서, 전자들은 장벽층(22)과 하부의 GaN 버퍼(20) 사이의 계면에서 채널에 축적된다. 이온 주입 원소들은 주로 장벽층(22)에 위치하고, GaN 버퍼(20) 내에 그리고 계면에 비교적 낮은 농도들이 존재하므로, 축적된 전자들은 주입된 이온들로 인한 산란에 의해 영향을 받지 않을 수 있으며, 이는 도 7a 내지 10과 관련하여 전술한 바와 같은 높은 이동도 및 낮은 온 상태 저항을 갖는 디바이스를 제공할 수 있다. 따라서, 본 발명의 일부 실시예들은 노멀리-온형 디바이스들에 필적하는 성능을 갖는 GaN HEMT들의 노멀리-오프 동작을 제공할 수 있다.
GaN HEMT들의 소정 구조들이 위에서 설명되었지만, 이러한 구조들은 단지 예들을 제공하기 위해 본 명세서에 제공된다. 본 발명의 일부 실시예들에 따른 본 명세서에서 설명된 게이트 구조 및/또는 게이트 이온 주입 영역은 본 발명의 범위로부터 벗어나지 않고 기능적인 디바이스를 제공하는 임의 구조를 갖는 임의의 HEMT 내에 포함될 수 있다.
도면들 및 명세서에서, 본 발명의 대표적인 실시예들이 개시되었으며, 특정 용어들이 사용되었지만, 이들은 한정의 목적이 아니라 단지 일반적이고 설명적인 의미로만 사용되었다.

Claims (39)

  1. 3족 질화물 버퍼층;
    상기 3족 질화물 버퍼층 상의 3족 질화물 장벽층(barrier layer);
    상기 3족 질화물 장벽층 상의 비도전성 스페이서 층 - 상기 3족 질화물 장벽층 및 상기 스페이서 층은 상기 장벽층을 통해 연장하고 상기 버퍼층의 일부를 노출시키는 트렌치를 정의(define)함 -;
    상기 스페이서 층 상의 그리고 상기 트렌치 내의 게이트 구조; 및
    상기 게이트 구조 상의 게이트 전극
    을 포함하고,
    상기 게이트 구조는 상기 스페이서 층 상의 그리고 상기 트렌치 내의 알루미늄 질화물(AlN) 층 및 상기 AlN 층 상의 유전체 층을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 트렌치는 상기 버퍼층에 의해 더 정의되며,
    상기 트랜지스터는,
    상기 게이트 전극 및 유전체 층 상의 제2 비도전성 스페이서 층; 및
    상기 제2 비도전성 스페이서 층 상의 필드 플레이트
    를 더 포함하는 트랜지스터.
  3. 제2항에 있어서, 상기 필드 플레이트는 소스 전극 또는 상기 게이트 전극에 전기적으로 결합되는 트랜지스터.
  4. 제2항에 있어서, 상기 제2 비도전성 스페이서 층 500Å 내지 5000Å의 두께를 갖는 트랜지스터.
  5. 제1항에 있어서, 상기 트렌치는 상기 버퍼층에 의해 더 정의되며, 상기 트랜지스터는 상기 트렌치와 상기 게이트 구조 사이에 2.0 내지 50.0Å의 두께를 갖는 얇은 GaN 층을 더 포함하는 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 구조는 유전체 층을 포함하고, 상기 유전체 층은 60Å 내지 600Å의 두께를 갖는 트랜지스터.
  7. 삭제
  8. 제1항에 있어서, 상기 AlN 층은 1.0Å 내지 10.0Å의 두께를 갖는 트랜지스터.
  9. 제1항에 있어서, 상기 AlN 층은 알루미늄 갈륨 질화물(AlGaN) 층을 포함하는 트랜지스터.
  10. 제1항에 있어서, 상기 AlN 층과 상기 트렌치 사이에 2.0 내지 50.0Å의 두께를 갖는 얇은 갈륨 질화물(GaN) 층을 더 포함하는 트랜지스터.
  11. 제1항에 있어서, 상기 게이트 구조는 상기 AlN 층 상의 갈륨 질화물(GaN) 층을 더 포함하고, 상기 GaN 층은 상기 유전체 층과 상기 AlN 층 사이에 위치하는 트랜지스터.
  12. 제11항에 있어서, 상기 GaN 층은 2.0Å 내지 30Å의 두께를 갖는 트랜지스터.
  13. 제11항에 있어서, 상기 AlN 층과 상기 트렌치 사이에 2.0 내지 50.0Å의 두께를 갖는 얇은 갈륨 질화물(GaN) 층을 더 포함하는 트랜지스터.
  14. 제1항에 있어서, 상기 비도전성 스페이서 층은 실리콘 질화물을 포함하고, 300Å 내지 3000Å의 두께를 갖는 트랜지스터.
  15. 제1항에 있어서, 상기 게이트 전극은 0.5㎛ 내지 5.0㎛의 길이를 갖는 트랜지스터.
  16. 제1항에 있어서, 상기 트랜지스터는 노멀리-오프형(normally-off) 고 전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)를 포함하는 트랜지스터.
  17. 반도체 디바이스를 형성하는 방법으로서,
    3족 질화물 버퍼층을 제공하는 단계;
    상기 3족 질화물 버퍼층 상에 3족 질화물 장벽층을 제공하는 단계;
    상기 3족 질화물 장벽층 상에 비도전성 스페이서 층을 제공하는 단계;
    상기 3족 질화물 장벽층 및 상기 스페이서 층을 에칭하여, 상기 장벽층을 통해 연장하고 상기 버퍼층의 일부를 노출시키는 트렌치를 형성하는 단계;
    상기 스페이서 층 상에 그리고 상기 트렌치 내에 게이트 구조를 제공하는 단계; 및
    상기 게이트 구조 상에 게이트 전극을 제공하는 단계
    를 포함하고,
    상기 에칭은 상기 3족 질화물 버퍼층의 일부를 에칭하는 단계를 포함하고, 상기 게이트 구조를 제공하는 단계는 상기 스페이서 층 상에 그리고 상기 트렌치 내에 알루미늄 질화물(AlN) 층을 제공하고, 상기 AlN 층 상에 유전체 층을 형성하는 단계를 포함하는 방법.
  18. 제17항에 있어서, 상기 게이트 구조를 제공하는 단계는 유전체 층을 형성하는 단계를 포함하고, 상기 유전체 층은 60Å 내지 600Å의 두께를 갖는 방법.
  19. 삭제
  20. 제17항에 있어서, 상기 게이트 구조를 제공하는 단계는 상기 AlN 층 상에 갈륨 질화물(GaN) 층을 형성하는 단계를 더 포함하고, 상기 GaN 층은 상기 유전체 층과 상기 AlN 층 사이에 위치하는 방법.
  21. 3족 질화물 장벽층;
    상기 3족 질화물 장벽층 상의 비도전성 스페이서 층 - 상기 스페이서 층은 상기 스페이서 층을 통해 연장하고 상기 장벽층의 일부를 노출시키는 트렌치를 정의함 -;
    상기 트렌치내의 상기 비도전성 스페이서 층의 측벽들상에서만 연장하는 유전체 측벽 스페이서들;
    상기 장벽층의 일부 내의 게이트 이온 주입 영역; 및
    상기 이온 주입 영역 상의 트렌치 내의 그리고 상기 스페이서 층 상의 게이트 전극
    을 포함하는 트랜지스터.
  22. 삭제
  23. 제21항에 있어서, 상기 이온 주입 영역은 5.0 x 1012cm-2 내지 1.0 x 1014cm-2의 이온 주입 도스(implant dose)를 갖는 트랜지스터.
  24. 제21항에 있어서, 상기 유전체 측벽 스페이서들은 1.0nm 내지 50.0nm의 두께를 갖는 트랜지스터.
  25. 제21항에 있어서,
    상기 게이트 전극 및 상기 스페이서 층 상의 제2 비도전성 스페이서 층; 및
    상기 제2 비도전성 스페이서 층 상의 필드 플레이트
    를 더 포함하는 트랜지스터.
  26. 제25항에 있어서, 상기 필드 플레이트는 소스 전극 또는 상기 게이트 전극에 전기적으로 결합되는 트랜지스터.
  27. 제25항에 있어서, 상기 제2 비도전성 스페이서 층 500Å 내지 5000Å의 두께를 갖는 트랜지스터.
  28. 제21항에 있어서, 상기 트렌치는 상기 장벽층 내로 연장하는 트랜지스터.
  29. 제28항에 있어서, 상기 트렌치는 상기 장벽층 내로 0Å 내지 200Å 연장하는 트랜지스터.
  30. 제21항에 있어서, 상기 트랜지스터는 노멀리-오프형 고 전자 이동도 트랜지스터(HEMT)를 포함하는 트랜지스터.
  31. 반도체 디바이스를 제조하는 방법으로서,
    3족 질화물 장벽층을 제공하는 단계;
    상기 3족 질화물 장벽층 상에 비도전성 스페이서 층을 제공하는 단계;
    상기 스페이서 층을 에칭하여, 상기 스페이서 층을 통해 연장하고 상기 3족 질화물 장벽층의 적어도 일부를 노출시키는 트렌치를 형성하는 단계;
    상기 장벽층의 일부 내에 게이트 이온 주입 영역을 제공하는 단계; 및
    상기 게이트 이온 주입 영역 상의 트렌치 내에 그리고 상기 스페이서 층 상에 게이트 전극을 제공하는 단계
    를 포함하고,
    상기 게이트 이온 주입 영역을 제공하는 단계는,
    3.0keV 내지 10keV의 이온 주입 에너지로 상기 장벽층의 노출된 부분 내에 도펀트 이온들을 주입하는 단계를 포함하는 방법.
  32. 제31항에 있어서,
    상기 게이트 이온 주입 영역을 제공하는 단계는
    5.0 x 1012cm-2 내지 1.0 x 1014cm-2의 도스로 상기 장벽층의 노출된 부분 내에 도펀트 이온들을 주입하는 단계; 및
    1000℃ 내지 1300℃의 온도에서 30초 내지 10분 동안 상기 주입된 도펀트 이온들을 어닐링하는 단계
    를 포함하는 방법.
  33. 제32항에 있어서, 상기 주입된 도펀트 이온들을 어닐링하는 단계는 암모니아 함유 분위기에서 상기 주입된 도펀트 이온들을 어닐링하는 단계를 포함하는 방법.
  34. 제33항에 있어서, 상기 도펀트 이온들은 마그네슘(Mg) 또는 아연(Zn)을 포함하는 방법.
  35. 제33항에 있어서, 상기 주입된 도펀트 이온들을 어닐링하는 단계에 이어서, 600℃ 내지 900℃의 온도에서 1.0분 내지 1.0시간 동안 상기 주입된 도펀트 이온들의 활성화 어닐을 수행하는 방법.
  36. 제35항에 있어서, 상기 활성화 어닐은 80%의 N2 및 20%의 O2를 함유하는 분위기에서 수행되는 방법.
  37. 삭제
  38. 삭제
  39. 삭제
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Families Citing this family (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
JP2008311355A (ja) * 2007-06-13 2008-12-25 Rohm Co Ltd 窒化物半導体素子
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP2010050347A (ja) * 2008-08-22 2010-03-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
US8759876B2 (en) * 2008-10-06 2014-06-24 Massachusetts Institute Of Technology Enhancement-mode nitride transistor
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP4968747B2 (ja) * 2009-02-03 2012-07-04 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体素子
TWI409859B (zh) * 2009-04-08 2013-09-21 Efficient Power Conversion Corp 氮化鎵緩衝層中之摻雜劑擴散調變技術
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
FR2945671A1 (fr) * 2009-05-18 2010-11-19 St Microelectronics Sa Photodiode a controle de charge d'interface et procede associe.
FR2945672A1 (fr) * 2009-05-18 2010-11-19 St Microelectronics Sa Photodiode a controle de charge d'interface par implantation et procede associe.
US8384129B2 (en) * 2009-06-25 2013-02-26 The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
WO2010151857A2 (en) * 2009-06-26 2010-12-29 Cornell University Method for forming iii-v semiconductor structures including aluminum-silicon nitride passivation
US8728884B1 (en) * 2009-07-28 2014-05-20 Hrl Laboratories, Llc Enhancement mode normally-off gallium nitride heterostructure field effect transistor
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5495257B2 (ja) * 2009-10-09 2014-05-21 シャープ株式会社 Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法
US9171726B2 (en) 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
JP5037594B2 (ja) * 2009-12-08 2012-09-26 シャープ株式会社 電界効果トランジスタ
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8624260B2 (en) * 2010-01-30 2014-01-07 National Semiconductor Corporation Enhancement-mode GaN MOSFET with low leakage current and improved reliability
US8952462B2 (en) * 2010-02-05 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
EP2549528B1 (en) * 2010-03-19 2018-12-19 Fujitsu Limited Compound semiconductor device and method for fabricating the same
US9105703B2 (en) * 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
JP5666157B2 (ja) * 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
US20110241020A1 (en) * 2010-03-31 2011-10-06 Triquint Semiconductor, Inc. High electron mobility transistor with recessed barrier layer
JP2011233695A (ja) * 2010-04-27 2011-11-17 Sharp Corp ノーマリオフ型ＧａＮ系電界効果トランジスタ
KR20130059357A (ko) * 2010-05-02 2013-06-05 비식 테크놀로지스 엘티디. 전계 효과 파워 트랜지스터
US8816395B2 (en) 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
CN102576727B (zh) * 2010-06-23 2016-01-27 康奈尔大学 门控iii-v半导体结构和方法
JP5510544B2 (ja) 2010-07-14 2014-06-04 富士通株式会社 化合物半導体装置及びその製造方法
US8357571B2 (en) * 2010-09-10 2013-01-22 Cree, Inc. Methods of forming semiconductor contacts
US8853709B2 (en) * 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
TWI421947B (zh) * 2010-11-12 2014-01-01 Univ Nat Chiao Tung 氮化鎵電晶體的製作方法
JP5724339B2 (ja) 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP5724347B2 (ja) * 2010-12-10 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
KR101991036B1 (ko) * 2011-01-31 2019-06-19 이피션트 파워 컨버젼 코퍼레이션 갈륨 나이트라이드 트랜지스터에 대한 이온주입 및 자기정합형 게이트 구조
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
KR101813177B1 (ko) * 2011-05-06 2017-12-29 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
US8653559B2 (en) * 2011-06-29 2014-02-18 Hrl Laboratories, Llc AlGaN/GaN hybrid MOS-HFET
GB201112330D0 (en) 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
US9136116B2 (en) * 2011-08-04 2015-09-15 Avogy, Inc. Method and system for formation of P-N junctions in gallium nitride based electronics
JP5878317B2 (ja) * 2011-08-08 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8772833B2 (en) * 2011-09-21 2014-07-08 Electronics And Telecommunications Research Institute Power semiconductor device and fabrication method thereof
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
JP5811800B2 (ja) * 2011-11-18 2015-11-11 富士通株式会社 制御回路及び電子機器
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
EP2602827B1 (en) * 2011-12-09 2016-02-03 Imec Enhancement mode III-nitride device and method for manufacturing thereof
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US9024356B2 (en) * 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
JP5883331B2 (ja) 2012-01-25 2016-03-15 住友化学株式会社 窒化物半導体エピタキシャルウェハの製造方法及び電界効果型窒化物トランジスタの製造方法
US8614447B2 (en) * 2012-01-30 2013-12-24 International Business Machines Corporation Semiconductor substrates using bandgap material between III-V channel material and insulator layer
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US8698230B2 (en) * 2012-02-22 2014-04-15 Eastman Kodak Company Circuit including vertical transistors with a conductive stack having reentrant profile
US8860088B2 (en) * 2012-02-23 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP5717677B2 (ja) * 2012-03-06 2015-05-13 株式会社東芝 半導体装置およびその製造方法
WO2013147710A1 (en) * 2012-03-29 2013-10-03 Agency For Science, Technology And Research Iii-nitride high electron mobility transistor structures and methods for fabrication of same
JP5895666B2 (ja) * 2012-03-30 2016-03-30 富士通株式会社 化合物半導体装置及びその製造方法
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US9379195B2 (en) 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
WO2013176905A1 (en) * 2012-05-23 2013-11-28 Hrl Laboratories, Llc A high electron mobility field effect transistor and method of manufacturing the same
US9000484B2 (en) 2012-05-23 2015-04-07 Hrl Laboratories, Llc Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US8680536B2 (en) 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
US20130313561A1 (en) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
US20130328061A1 (en) * 2012-06-07 2013-12-12 Hrl Laboratories, Llc. Normally-off gallium nitride transistor with insulating gate and method of making the same
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
KR101927408B1 (ko) 2012-07-20 2019-03-07 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
CN102856188A (zh) * 2012-08-06 2013-01-02 北京大学 一种氮化镓基器件的湿法腐蚀方法
CN102856366A (zh) * 2012-09-04 2013-01-02 程凯 一种增强型器件
KR101922122B1 (ko) 2012-09-28 2018-11-26 삼성전자주식회사 노멀리 오프 고전자이동도 트랜지스터
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9099490B2 (en) * 2012-09-28 2015-08-04 Intel Corporation Self-aligned structures and methods for asymmetric GaN transistors and enhancement mode operation
JP6161246B2 (ja) * 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
KR101946009B1 (ko) 2012-10-11 2019-02-08 삼성전자주식회사 고전자이동도 트랜지스터 및 그 구동방법
US9099381B2 (en) * 2012-11-15 2015-08-04 International Business Machines Corporation Selective gallium nitride regrowth on (100) silicon
US9484418B2 (en) 2012-11-19 2016-11-01 Delta Electronics, Inc. Semiconductor device
KR20140066015A (ko) * 2012-11-22 2014-05-30 삼성전자주식회사 이종 접합 전계 효과 트랜지스터 및 제조 방법
FR2998709B1 (fr) * 2012-11-26 2015-01-16 Commissariat Energie Atomique Procede de fabrication d'un transistor a heterojonction de type normalement bloque
US9029914B2 (en) * 2012-11-26 2015-05-12 Triquint Semiconductor, Inc. Group III-nitride-based transistor with gate dielectric including a fluoride -or chloride- based compound
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
KR101736277B1 (ko) 2012-12-12 2017-05-17 한국전자통신연구원 전계 효과 트랜지스터 및 그 제조 방법
JP6343807B2 (ja) * 2012-12-20 2018-06-20 パナソニックＩｐマネジメント株式会社 電界効果トランジスタおよびその製造方法
US8937317B2 (en) 2012-12-28 2015-01-20 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US9373689B2 (en) * 2012-12-28 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP6339762B2 (ja) 2013-01-17 2018-06-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
CN105164811B (zh) 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
US9343561B2 (en) 2013-03-13 2016-05-17 Cree, Inc. Semiconductor device with self-aligned ohmic contacts
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US8969927B2 (en) 2013-03-13 2015-03-03 Cree, Inc. Gate contact for a semiconductor device and methods of fabrication thereof
US9111956B2 (en) * 2013-03-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Rectifier structures with low leakage
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
JP2014183125A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
JP5940481B2 (ja) * 2013-03-22 2016-06-29 株式会社東芝 半導体装置
US9443737B2 (en) * 2013-04-03 2016-09-13 Texas Instruments Incorporated Method of forming metal contacts in the barrier layer of a group III-N HEMT
JP6111821B2 (ja) * 2013-04-25 2017-04-12 三菱電機株式会社 電界効果トランジスタ
FR3005202B1 (fr) * 2013-04-30 2016-10-14 Commissariat Energie Atomique Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
KR102065113B1 (ko) 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
US9054027B2 (en) * 2013-05-03 2015-06-09 Texas Instruments Incorporated III-nitride device and method having a gate isolating structure
US9324645B2 (en) 2013-05-23 2016-04-26 Avogy, Inc. Method and system for co-packaging vertical gallium nitride power devices
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9553183B2 (en) * 2013-06-19 2017-01-24 Infineon Technologies Austria Ag Gate stack for normally-off compound semiconductor transistor
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
JP6220188B2 (ja) * 2013-08-15 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2015046444A (ja) * 2013-08-27 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置
CN105556678B (zh) * 2013-09-30 2018-04-10 Hrl实验室有限责任公司 具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管
CN105580140B (zh) * 2013-09-30 2018-10-16 Hrl实验室有限责任公司 场效应晶体管和方法
US8947154B1 (en) 2013-10-03 2015-02-03 Avogy, Inc. Method and system for operating gallium nitride electronics
EP2860399A1 (de) 2013-10-14 2015-04-15 ECP Entwicklungsgesellschaft mbH Verfahren zum Betrieb einer Versorgungseinrichtung, die einen Kanal mit einer Flüssigkeit beaufschlagt, sowie Versorgungseinrichtung
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
US9324809B2 (en) 2013-11-18 2016-04-26 Avogy, Inc. Method and system for interleaved boost converter with co-packaged gallium nitride power devices
KR102021887B1 (ko) 2013-12-09 2019-09-17 삼성전자주식회사 반도체 소자
JP2015126034A (ja) * 2013-12-25 2015-07-06 サンケン電気株式会社 電界効果型半導体素子
US20150187618A1 (en) * 2013-12-30 2015-07-02 Enkris Semiconductor, Inc. System and method for forming gan-based device
US10483386B2 (en) 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
US20150263116A1 (en) * 2014-03-14 2015-09-17 Chunong Qiu High electron mobility transistors with improved gates and reduced surface traps
US10658469B2 (en) * 2014-05-01 2020-05-19 Renesas Electronics Corporation Semiconductor device including a plurality of nitride semiconductor layers
US10276712B2 (en) * 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
CN104103645B (zh) * 2014-06-16 2017-03-29 京东方科技集团股份有限公司 一种基板及其制作方法、显示装置
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9728630B2 (en) 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
US9647476B2 (en) 2014-09-16 2017-05-09 Navitas Semiconductor Inc. Integrated bias supply, reference and bias current circuits for GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9960154B2 (en) 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures
US9608078B2 (en) 2014-10-17 2017-03-28 Cree, Inc. Semiconductor device with improved field plate
US9640623B2 (en) 2014-10-17 2017-05-02 Cree, Inc. Semiconductor device with improved field plate
US9601608B2 (en) * 2014-11-13 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for a gallium nitride (GaN) high electron mobility transistor
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105655395B (zh) * 2015-01-27 2018-05-15 苏州捷芯威半导体有限公司 一种增强型高电子迁移率晶体管及其制作方法
JP6591168B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
JP6462393B2 (ja) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
KR101678874B1 (ko) * 2015-03-25 2016-11-23 경북대학교 산학협력단 반도체 소자 제조방법
JP6493005B2 (ja) * 2015-06-17 2019-04-03 株式会社デンソー 半導体装置
CN105140270B (zh) * 2015-07-29 2018-01-09 电子科技大学 一种增强型hemt器件
WO2017027704A1 (en) * 2015-08-11 2017-02-16 Cambridge Electronics, Inc. Semiconductor structure with a spacer layer
JP6527423B2 (ja) * 2015-08-11 2019-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
JP6659283B2 (ja) * 2015-09-14 2020-03-04 株式会社東芝 半導体装置
JP6739918B2 (ja) 2015-10-08 2020-08-12 ローム株式会社 窒化物半導体装置およびその製造方法
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155503A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
KR102438972B1 (ko) * 2015-11-16 2022-09-01 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
US9871067B2 (en) * 2015-11-17 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Infrared image sensor component
CN108292678B (zh) 2015-11-19 2021-07-06 Hrl实验室有限责任公司 具有双栅极的iii族氮化物场效应晶体管
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
US10546927B2 (en) 2015-12-07 2020-01-28 Intel Corporation Self-aligned transistor structures enabling ultra-short channel lengths
JP6560112B2 (ja) * 2015-12-09 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10804359B2 (en) * 2015-12-14 2020-10-13 Intel Corporation Geometric manipulation of 2DEG region in source/drain extension of GaN transistor
CN108604597B (zh) * 2016-01-15 2021-09-17 创世舫电子有限公司 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
WO2017210323A1 (en) 2016-05-31 2017-12-07 Transphorm Inc. Iii-nitride devices including a graded depleting layer
US9812562B1 (en) * 2016-06-03 2017-11-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, HEMT structure and method of forming the same
JP6567468B2 (ja) * 2016-06-20 2019-08-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6682391B2 (ja) * 2016-07-22 2020-04-15 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6594272B2 (ja) * 2016-09-02 2019-10-23 株式会社東芝 半導体装置及びその製造方法
US10741682B2 (en) * 2016-11-17 2020-08-11 Semiconductor Components Industries, Llc High-electron-mobility transistor (HEMT) semiconductor devices with reduced dynamic resistance
US10224426B2 (en) 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
JP6629252B2 (ja) * 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
CN108666359A (zh) * 2017-03-29 2018-10-16 北京大学 一种利用新型势垒层提高GaN增强型沟道迁移率的器件结构及实现方法
IT201700064147A1 (it) 2017-06-09 2018-12-09 St Microelectronics Srl Transistore hemt normalmente spento con generazione selettiva del canale 2deg e relativo metodo di fabbricazione
US10249711B2 (en) * 2017-06-29 2019-04-02 Teledyne Scientific & Imaging, Llc FET with micro-scale device array
JP7056408B2 (ja) * 2017-06-30 2022-04-19 富士電機株式会社 窒化ガリウム系半導体装置および窒化ガリウム系半導体装置の製造方法
CN109659361B (zh) 2017-10-12 2022-03-04 电力集成公司 用于异质结器件的栅极堆叠体
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
US10304947B1 (en) 2017-11-30 2019-05-28 International Business Machines Corporation Smoothing surface roughness of III-V semiconductor fins formed from silicon mandrels by regrowth
TWI661555B (zh) * 2017-12-28 2019-06-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
US11535951B1 (en) * 2018-06-06 2022-12-27 United States Of America As Represented By The Secretary Of The Air Force Optimized thick heteroepitaxial growth of semiconductors with in-situ substrate pretreatment
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10516043B1 (en) * 2018-07-19 2019-12-24 Cree, Inc. Monolithic microwave integrated circuits having both enhancement-mode and depletion mode transistors
JP7071893B2 (ja) 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US10964803B2 (en) * 2018-11-19 2021-03-30 Texas Instruments Incorporated Gallium nitride transistor with a doped region
CN111668302B (zh) * 2019-03-08 2023-03-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
JP7175804B2 (ja) 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
CN109841677A (zh) * 2019-03-28 2019-06-04 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
US11127847B2 (en) * 2019-05-16 2021-09-21 Vanguard International Semiconductor Corporation Semiconductor devices having a gate field plate including an extension portion and methods for fabricating the semiconductor device
CN113939917A (zh) * 2019-06-17 2022-01-14 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
JP2021009886A (ja) * 2019-06-28 2021-01-28 株式会社東芝 半導体装置
JP7446727B2 (ja) 2019-07-04 2024-03-11 株式会社東芝 半導体装置
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
JP6848020B2 (ja) * 2019-08-07 2021-03-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
TWI748225B (zh) * 2019-08-13 2021-12-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
JP7458199B2 (ja) * 2019-09-02 2024-03-29 株式会社東芝 半導体装置
US11367787B2 (en) * 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
WO2021102681A1 (zh) * 2019-11-26 2021-06-03 苏州晶湛半导体有限公司 半导体结构及其制作方法
JP7262379B2 (ja) 2019-12-16 2023-04-21 株式会社東芝 半導体装置
CN113257912B (zh) * 2020-02-12 2024-04-26 苏州晶界半导体有限公司 一种增强型氮化物场效应晶体管
US11815650B2 (en) 2020-04-09 2023-11-14 Saudi Arabian Oil Company Optimization of well-planning process for identifying hydrocarbon reserves using an integrated multi-dimensional geological model
US11693140B2 (en) 2020-04-09 2023-07-04 Saudi Arabian Oil Company Identifying hydrocarbon reserves of a subterranean region using a reservoir earth model that models characteristics of the region
US11486230B2 (en) 2020-04-09 2022-11-01 Saudi Arabian Oil Company Allocating resources for implementing a well-planning process
CN113889531A (zh) * 2020-12-01 2022-01-04 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法
US11688802B2 (en) 2021-02-18 2023-06-27 United Microelectronics Corp. High electron mobility transistor and fabrication method thereof
US20220376098A1 (en) * 2021-05-20 2022-11-24 Wolfspeed, Inc. Field effect transistor with selective modified access regions
CN113594028A (zh) * 2021-07-27 2021-11-02 中国科学院苏州纳米技术与纳米仿生研究所 氮化镓p型掺杂的方法、GaN基PN结的制作方法及其应用
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
FR3130036A1 (fr) * 2021-12-07 2023-06-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Véhicule de test et méthode de test pour des dispositifs microélectroniques
IT202200001550A1 (it) * 2022-01-31 2023-07-31 St Microelectronics Srl Hemt ad arricchimento migliorato e processo di fabbricazione dello stesso

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001369A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置
US20070114569A1 (en) * 2005-09-07 2007-05-24 Cree, Inc. Robust transistors with fluorine treatment
US20070224710A1 (en) * 2005-11-15 2007-09-27 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521374A (ja) * 1991-07-11 1993-01-29 Nec Corp 半導体装置およびその製造方法
JP3190715B2 (ja) * 1991-10-25 2001-07-23 日本電気株式会社 半導体装置およびその製造方法
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP2001110817A (ja) * 1999-10-04 2001-04-20 Sony Corp 接合型電界効果トランジスタ及びその製造方法
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7470941B2 (en) * 2001-12-06 2008-12-30 Hrl Laboratories, Llc High power-low noise microwave GaN heterojunction field effect transistor
US7112860B2 (en) * 2003-03-03 2006-09-26 Cree, Inc. Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices
JP2004273486A (ja) * 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7229903B2 (en) * 2004-08-25 2007-06-12 Freescale Semiconductor, Inc. Recessed semiconductor device
WO2006080109A1 (ja) * 2005-01-25 2006-08-03 Fujitsu Limited Ｍｉｓ構造を有する半導体装置及びその製造方法
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
US7504679B2 (en) * 2006-07-20 2009-03-17 International Rectifier Corporation Enhancement mode GaN FET with piezoelectric gate
JP4282708B2 (ja) * 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
US8878245B2 (en) * 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
JP5397825B2 (ja) * 2007-05-18 2014-01-22 サンケン電気株式会社 電界効果半導体装置
TWI512831B (zh) * 2007-06-01 2015-12-11 Univ California 氮化鎵ｐ型／氮化鋁鎵／氮化鋁／氮化鎵增強型場效電晶體
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001369A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置
US20070114569A1 (en) * 2005-09-07 2007-05-24 Cree, Inc. Robust transistors with fluorine treatment
US20070224710A1 (en) * 2005-11-15 2007-09-27 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices

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