KR102438972B1 - 반도체 소자 - Google Patents
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Abstract
실시 예는 제 1 반도체층이 돌출부를 포함하여 이루어져, 채널층의 면적이 증가하여 반응 속도 및 감도가 향상된 반도체 소자에 관한 것으로, 상부면에서 돌출된 하나 이상의 돌출부를 포함하는 제 1 반도체층; 상기 돌출부를 따라 상기 제 1 반도체층 상부면에 배치되어, 상기 제 1 반도체층과 이종 접합 계면을 형성하는 제 2 반도체층; 상기 돌출부를 따라 상기 제 2 반도체층 상에 배치된 반응 구조체; 및 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 반응 구조체 중 선택된 물질 상에 배치되며, 상기 돌출부를 사이에 두고 이격된 제 1 전극 및 제 2 전극을 포함한다.
Description
본 발명 실시 예는 반응 속도가 빨라진 반도체 소자에 관한 것이다.
반도체 소자는 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터 (metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT) 등과 같은 종류가 있다.
특히, 넓은 에너지 밴드 갭(band-gap) 특성을 갖는 질화 갈륨(GaN)은 우수한 순방향 특성, 높은 항복 전압(break down voltage), 낮은 진성 캐리어 밀도 등을 가져, 고전자 이동도 트랜지스터(HEMT)로 적합하다.
고전자 이동도 트랜지스터는 서로 다른 밴드갭을 갖는 반도체층이 이종 접합하는 구조로 이루어져, 상대적으로 작은 밴드갭을 갖는 반도체층 내에 2차원 전자 가스(Two Dimensional Electron Gas; 2DEG)를 유발할 수 있다. 2DEG은 일반적으로 매우 높은 전자의 이동도(Mobility)를 가지므로, 고전자 이동도 트랜지스터는 2DEG을 채널층으로 이용하여 반응 속도가 빠르다. 또한, 이를 센서로 사용하는 경우 고 감도를 구현할 수 있다.
그러나, 상기와 같은 질화 갈륨 박막을 포함하는 고전자 이동도 트랜지스터는 채널층을 증가시키는데 한계가 있으며, 빠른 반응 속도를 얻기 어렵다. 더욱이, 고전자 이동도 트랜지스터를 바이오 센서로 이용하는 경우, 감도가 떨어지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 제 1 반도체층이 돌출부를 포함하여 이루어져, 채널층의 면적이 증가하여 반응 속도 및 감도가 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 한 실시 예의 반도체 소자는 상부면에서 돌출된 하나 이상의 돌출부를 포함하는 제 1 반도체층; 상기 돌출부를 따라 상기 제 1 반도체층 상부면에 배치되어, 상기 제 1 반도체층과 이종 접합 계면을 형성하는 제 2 반도체층; 상기 돌출부를 따라 상기 제 2 반도체층 상에 배치된 반응 구조체; 및 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 반응 구조체 중 선택된 물질 상에 배치되며, 상기 돌출부를 사이에 두고 이격된 제 1 전극 및 제 2 전극을 포함한다.
본 발명의 다른 실시 예의 반도체 소자는 상부면에서 돌출된 하나 이상의 돌출부를 포함하는 제 1 반도체층; 인접한 상기 돌출부 사이에 배치된 절연 패턴; 상기 돌출부를 따라 상기 제 1 반도체층 상부면에 배치되어, 상기 제 1 반도체층과 이종 접합 계면을 형성하는 제 2 반도체층; 상기 돌출부를 따라 상기 제 2 반도체층 상에 배치된 반응 구조체; 및 상기 절연 패턴 상에 배치되며, 상기 돌출부를 사이에 두고 이격된 제 1 전극 및 제 2 전극을 포함한다.
본 발명의 반도체 소자는 다음과 같은 효과가 있다.
첫째, 제 1 반도체층이 상부면에서 돌출된 구조의 돌출부를 포함하며, 제 2 반도체층이 돌출부를 따라 제 1 반도체층 상에 형성되므로, 제 2 반도체층과 제 1 반도체층의 중첩 면적이 증가한다. 따라서, 제 1 반도체층 내부에 형성되는 채널층의 면적이 증가한다. 이에 따라, 고 감도 및 반응 속도가 향상된 반도체 소자를 구현할 수 있다.
둘째, 돌출부의 면적, 높이 및 제 2 반도체층의 두께를 조절하여, 반응 속도 및 감도를 용이하게 조절할 수 있다.
도 1은 본 발명 실시 예의 반도체 소자의 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 2b 및 도 2c는 도 2a의 다른 실시예의 단면도이다.
도 3a 내지 도 3f는 본 발명 실시 예의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 4a 내지 도 4d는 다른 실시 예의 반도체 소자의 평면도이다.
도 5a 및 도 5b는 다른 실시 예의 반도체 소자의 단면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 2b 및 도 2c는 도 2a의 다른 실시예의 단면도이다.
도 3a 내지 도 3f는 본 발명 실시 예의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 4a 내지 도 4d는 다른 실시 예의 반도체 소자의 평면도이다.
도 5a 및 도 5b는 다른 실시 예의 반도체 소자의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 실시 예의 반도체 소자를 상세히 설명하면 다음과 같다.
도 1은 본 발명 실시 예의 반도체 소자의 평면도이며, 도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다. 그리고, 도 2b 및 도 2c는 도 2a의 다른 실시예의 단면도이다.
도 1 및 도 2a와 같이, 본 발명 실시 예의 반도체 소자는 상부면에서 돌출된 하나 이상의 돌출부(20a)를 포함하는 제 1 반도체층(20), 돌출부(20a)를 따라 제 1 반도체층(20) 상부면에 배치된 제 2 반도체층(30), 돌출부(20a)를 따라 제 2 반도체층(30) 상에 배치된 반응 구조체(50) 및 제 2 반도체층(30) 상에 배치되며, 돌출부(20a)를 사이에 두고 이격된 제 1 전극(40a) 및 제 2 전극(40b)을 포함한다.
상기와 같은 반도체 소자는 제 1, 제 2 전극(40a, 40b)에 전압이 인가되면, 제 1 반도체층(20)에 형성되는 채널층(100)을 통해 전류가 흐를 수 있다. 이 때, 반응 구조체(50)가 특정 물질 혹은 성분과 반응하면 제 1, 제 2 전극(40a, 40b) 사이의 저항이 달라져 반도체 소자는 센서로 기능할 수 있다.
제 1 반도체층(20)은 기판(10)에 의해 지지될 수 있다. 기판(10)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 기판(110)은 (111)결정면을 주면으로 갖는 실리콘 기판일 수 있다.
도시하지는 않았으나, 기판(10)과 제 1 반도체층(20) 사이에는 버퍼층(미도시)이 더 배치될 수 있다. 버퍼층(미도시)은 기판(10)과 제 1 반도체층(20)의 격자 부정합을 완화할 수 있으며, 제 1 반도체층(20)의 누설 전류를 차단할 수 있다.
제 1 반도체층(20)은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제 1 반도체층(200은 AlN, GaN, InN 등과 같은 반도체 화합물에서 선택될 수 있다. 제 1 반도체층(20)은 상부면에서 돌출된 구조의 하나 이상의 돌출부(20a)를 포함한다. 도면에서는 4 개의 돌출부(20a)를 도시하였다. 돌출부(20a)는 후술할 채널층(100)의 면적을 향상시키기 위한 것이다.
예를 들어, 돌출부(20a)의 높이(h)가 높은 경우, 채널층(100)의 면적이 넓어져 반응 구조체(50)가 특정 물질 혹은 성분과 반응하는 것을 민감하게 감지할 수 있다. 또한, 돌출부(20a)의 최 하부의 면적이 넓은 경우에도 마찬가지로 채널층(100)의 면적이 넓어져 반응 구조체(50)가 특정 물질 혹은 성분과 반응하는 것을 민감하게 감지할 수 있다.
그러나, 돌출부(20a)의 높이(h)가 너무 높은 경우, 반도체 소자의 제조 시간이 늘어날 수 있다. 따라서, 돌출부(20a)의 높이(h)는 수㎛ 내지 수십㎛일 수 있다. 또한, 돌출부(20a)의 높이(h)는 매우 높으나, 돌출부(20a)의 최 하부의 면적이 너무 좁은 경우, 돌출부(20a)의 강성이 저하될 수 있다. 따라서, 돌출부(20a)의 최 하부의 면적은 수㎚2 내지 수㎛2 일 수 있다. 그러나, 돌출부(20a)의 높이(h) 및 돌출부(20a)의 최 하부의 면적은 이에 한정하지 않고 감지하고자 하는 대상에 따라 용이하게 변경 가능하다.
돌출부(20a)의 내부에는 채널층(100)이 형성되며, 인접한 돌출부(20a) 사이에서도 채널층(100)이 형성된다.
구체적으로, 제 1 반도체층(20)과 제 2 반도체층(30)이 중첩되는 영역에서 제 2 반도체층(30)과 인접한 제 1 반도체층(20)의 내부에 2차원 전자 가스(Two Dimensional Electron Gas; 2DEG)가 형성될 수 있다. 그리고, 2차원 전자 가스가 반도체 소자의 채널층(100)으로 기능할 수 있다.
상술한 바와 같이, 제 1 반도체층(20)은 Ⅲ족 원소를 포함하는 질화물을 포함하며, 제 2 반도체층(30) 역시 Ⅲ족 원소를 포함하는 질화물로 이루어질 수 있다. 이 때, 제 1, 제 2 반도체층(20, 30)은 이종 접합하기에 적합한 물질로 이루어질 수 있으며, 제 2 반도체층(30)은 제 1 반도체층(20)과 밴드갭이 상이한 물질, 구체적으로, 제 1 반도체층(20)보다 밴드갭이 큰 물질로 이루어진다.
예를 들어, 제 1 반도체층(20)은 불순물이 주입되지 않은 언도프드 GaN을 포함하고, 제 2 반도체층(30)은 AlXGa1 - XN을 포함할 수 있다. 또한, 제 1, 제 2 반도체층(20, 30)은 서로 동일한 성분을 포함할 수 있다. 예를 들어, 제 1 반도체층(20)은 AlYGa1 - YN을 포함하며, 제 2 반도체층(30)은 AlXGa1 - XN을 포함할 수 있으며, 제 2 반도체층(30)의 밴드갭이 더 크도록, 제 1 반도체층(20)에 포함된 알루미늄의 함량(Y)이 제 2 반도체층(30)에 포함된 알루미늄의 함량(X)보다 적다. 제 1, 제 2 반도체층(20, 30)의 물질은 이에 국한되지 않는다.
따라서, 제 1 반도체층(20)과 제 2 제 2 반도체층(30)의 밴드갭 차이에 의해 페르미 준위(fermi level)가 축퇴되어 상대적으로 밴드갭이 작은 제 1 반도체층(20)의 내부에 높은 농도를 갖는 2차원 전자 가스층이 형성된다. 또한, 제 1, 제 2 반도체층(20, 30)간의 이종 접합(Hetero Junction) 계면에서, 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization) 같은 양의 분극이 야기된다. 이에 따라, 2차원 전자 가스층이 채널층(100)으로 기능할 수 있다.
일반적인 반도체 소자는 제 1, 제 2 반도체층(20, 30)이 평평한 구조로 이루어져, 채널층(100)의 면적을 증가시키는데 한계가 있다. 특히, 감도를 향상시키기 위해 제 1, 제 2 전극(40a, 40b) 사이에 나노 와이어(nano wire) 등을 배치할 수도 있다. 그러나 나노 와이어를 용액에 분산시켜 제 1, 제 2 전극(40a, 40b) 사이에 도포하고 경화하므로 대량 생산이 어려우며 복수 개의 반도체 소자가 동일한 감도를 갖기 어렵다.
반면에, 본 발명 실시 예의 반도체 소자를 크게 형성하지 않아도 돌출부(20a)에 의해 채널층(100)이 형성될 수 있는 영역이 증가할 수 있다. 따라서, 이에 따라, 고 감도 및 반응 속도가 향상된 반도체 소자를 구현할 수 있다. 또한, 돌출부(20a)의 면적 및 높이를 조절하여 반도체 소자의 반응 속도 및 감도를 용이하게 조절할 수 있다.
특히, 반도체 소자의 반응 속도 및 감도는 제 2 반도체층(30)의 두께 및 알루미늄 함량에 의해서도 조절될 수 있다.
제 2 반도체층(30)은 상술한 바와 같이 AlXGa1 - XN을 포함할 수 있다. 이 때, 알루미늄(Al)의 함량(X)이 증가하거나, 제 2 반도체층(30)의 두께(d)가 너무 얇으면 제 2 반도체층(30)의 절연 특성이 커져 되고 전도성이 저하되며, 동시에 제 2 반도체층(30)이 제 2 반도체층(30)상에 배치되는 제 1, 제 2 전극(40a, 40b)과 오믹 접촉(Ohmic Contact)을 이룰 수 없다. 또한, 제 2 반도체층(30)의 두께(d)가 너무 얇으면, 제 1 반도체층(20) 내부에 2차원 전자 가스(Two Dimensional Electron Gas; 2DEG)층이 형성되지 않는다.
또한, 알루미늄(Al)의 함량(X)이 너무 높거나 제 2 반도체층(30)의 두께(d)가 너무 두꺼우면, 제 2 반도체층(30)의 표면 격자가 커져 제 2 반도체층(30)의 특성이 저하되는 문제가 발생한다. 반대로, 알루미늄(Al)의 함량(X)이 너무 낮으면 제 1 반도체층(20) 내부에 채널층(100)이 형성되지 않는다.
따라서, 제 2 반도체층(30)의 알루미늄(Al)의 함량(X)은 20%이상이며 40%이하일 수 있다. 또한, 제 2 반도체층(30)의 두께는 10㎚ 내지 25㎚일 수 있다. 그러나, 제 2 반도체층(30)의 알루미늄(Al)의 함량(X) 및 제 2 반도체층(30)의 두께(d)는 이에 한정하지 않고, 감지하고자 하는 대상 또는 반도체 소자의 성능에 따라 용이하게 변경 가능하다.
제 1 전극(40a) 및 제 2 전극(40b)은 제 2 반도체층(30) 상에 배치되며, 돌출부(20a)를 사이에 두고 이격된다. 제 1, 제 2 전극(40a, 40b)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt, Ni 등의 물질 중 선택된 물질이 차례로 적층된 구조이거나, 선택된 물질의 합금을 포함할 수 있다. 제 1, 제 2 전극(40a, 40b)은 제 2 반도체층(30) 상에서 수평 방향으로 서로 이격 배치될 수 있으며, 반응 구조체(50)가 특정 물질 혹은 성분과 반응하면, 제 1, 제 2 전극(40a, 40b) 사이의 저항이 커지거나 저항이 감소할 수 있다.
제 1 전극(40a) 및 제 2 전극(40b)은 제 1 반도체층(30) 상에 배치되어 제 1 반도체층(30)과 접할 수도 있다. 이 경우, 제 1 반도체층(30)은 불순물이 도핑되지 않은 언도프드 GaN일 수 있다.
특히, 돌출부(20a)의 상부 형상은 도시된 바와 같이 피라미드 형상이거나, 도 2b와 같이 평평한 형상일 수 있다. 또한, 도시하지는 않았으나, 돌출부(20a)의 상부 형상은 피라미드 형상과 평평한 형상이 혼합된 형상일 수 도 있다.
그리고, 반응 구조체(50)가 절연성을 갖는 물질인 경우에는 도시된 바와 같이 반응 구조체(50)가 제 1, 제 2 전극(40a, 40b)과 접촉될 수도 있다. 반대로, 반응 구조체(50)가 전도성을 갖는 물질인 경우에는 도 2c와 같이, 반응 구조체(50)와 제 1, 제 2 전극(40a, 40b)은 전기적 및 물리적으로 분리되어야 한다.
특히, 본 발명 실시 예의 반도체 소자는 제 1, 제 2 전극(40a, 40b) 사이에서 항상 전류가 흐르며, 반응 구조체(50)가 특정 물질 혹은 성분과 반응하는 경우, 제 1, 제 2 전극(40a, 40b) 사이의 저항이 달라져 제 1, 제 2 전극(40a, 40b) 사이에서 흐르는 전류가 갑자기 커지거나 갑자기 작아진다.
이하, 본 발명 실시 예의 반도체 소자의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명 실시 예의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 3a와 같이, 기판(10) 상에 제 1 반도체층(20)을 형성한다. 기판(10)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 기판(110)은 (111)결정면을 주면으로 갖는 실리콘 기판일 수 있다. 그리고, 제 1 반도체층(20)은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있으며, 예를 들어, 제 1 반도체층(20)은 불순물이 주입되지 않은 언도프드 GaN일 수 있다.
한편, 제 1 반도체층(20)을 형성하기 전, 기판(10) 상에 버퍼층(미도시)을 형성할 수 있다. 버퍼층(미도시)은 기판(10)과 제 1 반도체층(20)의 격자 부정합을 완화하기 위해 형성될 수 있다. 예를 들어, 버퍼층(미도시)은 질화 갈륨 계열의 물질로 이루어질 수 있다.
그리고, 제 1 반도체층(20) 상에는 제 1 반도체층(20)의 상부면의 일부를 노출시키는 적어도 하나의 홀(200h)을 갖는 절연 패턴(200)이 배치될 수 있다. 절연 패턴(200)은 SiO2, 질화물 계열의 유전체, 산화물 계열의 유전체, SOG(Spin On Glass) 등에서 선택될 수 있으며, 이에 한정하지 않는다. 절연 패턴(200)은 제 1 반도체층(20)을 선택적으로 성장시키기 위한 것이다. 상기와 같은 절연 패턴(200)은 제 1 반도체층(20)의 상에 SiO2, 질화물 계열의 유전체, SOG(Spin On Glass) 등과 같은 절연 물질을 형성하고, 리소그래피 공정 등의 방법으로 상기 절연 물질을 부분적으로 제거하여 형성할 수 있다.
따라서, 도 3b와 같이, 절연 패턴(200)의 홀(200h)에서 노출된 영역에서 제 1 반도체층(20)이 선택적으로 성장하여 돌출부(20a)가 형성될 수 있다. 돌출부(20a)는 제 1 반도체층(20)의 결정 구조에서 a-비극성면(non-polar plane), a-반극성면(semi-polar plane), m-비극성면 또는 m-반극성면 등을 채택하여 성장될 수 있다.
이어, 도 3c와 같이, 절연 패턴(200)을 제거한다. 이 때, 도 2c와 같이 절연 패턴(200)을 부분적으로만 제거할 수도 있다.
그리고, 도 3d와 같이, 돌출부(20a)를 따라 제 1 반도체층(20)을 덮도록 제 2 반도체층(30)을 형성한다. 제 2 반도체층(30)은 Ⅲ족 원소를 포함하는 질화물로 이루어질 수 있다. 이 때, 제 2 반도체층(30)은 제 1 반도체층(20)보다 밴드갭이 큰 물질로 이루어진다. 예를 들어, 제 2 반도체층(30)은 AlXGa1 - XN을 포함할 수 있다. 제 2 반도체층(30)은 제 1 반도체층(20)과 접하여 이종 접합(Hetero Junction) 계면을 형성하고,
따라서, 제 1 반도체층(20)과 제 2 반도체층(30)의 밴드갭 차이에 의한 페르미 준위(fermi level)의 축퇴 및 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization) 같은 양의 분극(positive polarization charge)이 야기되어 제 2 반도체층(30)과 제 1 반도체층(20)의 계면을 따라 제 1 반도체층(20) 내부에 2차원 전자 가스(Two Dimensional Electron Gas; 2DEG)층이 형성되어, 상기와 같은 2차원 전자 가스가 반도체 소자의 채널층(100)으로 기능할 수 있다.
그리고, 도 3e와 같이, 제 2 반도체층(30) 상에서 돌출부(20a)를 사이에 두고 이격되는 제 1 전극(40a) 및 제 2 전극(40b)을 형성한다. 제 1, 제 2 전극(40a, 40b)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt, Ni 등의 물질 중 선택된 물질이 차례로 적층된 구조이거나, 선택된 물질의 합금을 포함할 수 있으며, 도면에서는 제 1, 제 2 전극(40a, 40b)이 단일층으로 이루어진 것을 도시하였다. 예를 들어, 제 1, 제 2 전극(40a, 40b)은 Ti/Al/Ni/Au의 구조로 이루어질 수 있다.
이어, 도 3f와 같이, 돌출부(20a)를 따라 제 2 반도체층(30) 상에 반응 구조체(50)를 형성한다. 반응 구조체(50)는 특정 물질 혹은 성분과 반응하는 것으로, 반응 구조체(50)가 특정 물질 혹은 성분과 반응하는 경우, 제 1, 제 2 전극(40a, 40b) 사이의 저항이 달라져 반도체 소자는 센서로 기능할 수 있다.
예를 들어, 반응 구조체(50)는 임신호르몬, 암세포, 바이러스, 콜레스테롤 등과 같은 생체 물질, 환경호르몬, BOD, 중금속, 농약 등과 같은 환경 물질, 항생제, 병원균, 중금속 등과 같은 유해 물질, 사린, 탄저균 등과 같은 생물학적 무기 물질, 화학 공장, 정유 공장, 제약 회사 등에서 나오는 특정 화학 물질과 반응하는 물질로 이루어질 수 있다.
이하, 돌출부(20a)의 하부면의 형상에 대해 구체적으로 설명하면 다음과 같다.
도 4a 내지 도 4d는 다른 실시 예의 반도체 소자의 평면도이다.
돌출부(20a)의 하부면은 사각형(도 4a참조)이거나, 삼각형(도 4b 참조) 등과 같은 다각형일 수 있다. 또한, 일 또한, 돌출부(20a)의 하부면은 도 4c와 같이 타원형일 수 있다. 또한, 본 발명 실시 예의 반도체 소자는 도 4d와 같이, 하부면이 원형이거나 하부면이 사각형인 돌출부(20a)가 혼합된 구조일 수 있다. 상기와 같은 돌출부(20a)의 하부면은 절연 패턴(200)의 홀(200h) 형상에 따라 결정될 수 있으며, 홀(200h)의 형상을 변경하여 다양하게 변경 가능하다. 특히, 돌출부(20a)의 상부면은 하부면과 동일하거나, 도 2a와 같이 피라미드 형상일 수도 있으며, 이에 한정하지 않는다.
이하, 본 발명 다른 실시 예의 반도체 소자를 구체적으로 설명하면 다음과 같다.
도 5a 및 도 5b는 다른 실시 예의 반도체 소자의 단면도이다.
도 5a와 같이, 본 발명 다른 실시 예의 반도체 소자는 돌출부(20a)가 절연 패턴(200)의 가장자리까지 덮도록 형성될 수 있다. 이 경우, 돌출부(20a)를 형성한 후 절연 패턴(200)을 제거하면, 절연 패턴(200)이 제거된 영역에서 돌출부(20a)와 제 1 반도체층(20)의 계면이 이격된다. 이에 따라, 돌출부(20a)가 제 1 반도체층(20)에서 분리되거나 돌출부(20a)를 따라 제 2 반도체층(30)이 형성될 때, 이격 영역에 의해 제 2 반도체층(30)이 균일하게 형성되지 못할 수 있다.
따라서, 돌출부(20a)가 절연 패턴(200)의 가장자리까지 덮도록 형성되는 경우, 절연 패턴(200)을 제거하지 않는다. 즉, 인접한 돌출부(20a) 사이에 절연 패턴(200)이 배치된다.
그리고, 제 1, 제 2 전극(40a, 40b)은 절연 패턴(200) 상에 형성되거나, 도 5b와 같이, 제 1, 제 2 전극(40a, 40b)을 형성할 영역에서 절연 패턴(200)을 선택적으로 제거하여 제 1, 제 2 전극(40a, 40b)이 제 1 반도체층(20) 상에 바로 형성될 수도 있다. 이 경우, 제 1 반도체층(20)은 언도프드 GaN으로 이루어질 수 있다.
또한, 도 5a 및 도 5b에서는 반응 구조체(50)가 제 1, 제 2 전극(40a, 40b)과 접촉된 것을 도시하였으나, 반응 구조체(50)가 전도성을 갖는 물질인 경우에는 반응 구조체(50)와 제 1, 제 2 전극(40a, 40b)은 전기적 및 물리적으로 분리되어야 한다.
상기와 같은 본 발명 실시 예의 반도체 소자는 제 1 반도체층(20)이 상부면에서 돌출된 구조의 돌출부(20a)를 포함하여 이루어지고, 제 2 반도체층(30)이 돌출부(20a)를 따라 제 1 반도체층(20) 상에 형성되어, 제 2 반도체층(20)과 중첩되는 제 1 반도체층(10) 내부에 형성되는 채널층(100)의 면적이 증가할 수 있다. 이에 따라, 고 감도 및 반응 속도가 향상된 반도체 소자를 구현할 수 있다. 이 때, 돌출부(20a)의 면적, 높이 및 제 2 반도체층(30)의 두께를 조절하여, 반응 속도 및 감도를 용이하게 조절할 수 있다.
상기와 같은 본 발명 실시 예의 반도체 소자는 광 검출기(photo detector), 게이트 바이폴라접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated hetero structure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도와 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 또는 조명 소자 등의 다양한 분야에 적용될 수도 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
10: 기판 20: 제 1 반도체층
20a: 돌출부 30: 제 2 반도체층
40a: 제 1 전극 40b: 제 2 전극
50: 반응 구조체 100: 채널층
200: 절연 패턴 200h: 홀
20a: 돌출부 30: 제 2 반도체층
40a: 제 1 전극 40b: 제 2 전극
50: 반응 구조체 100: 채널층
200: 절연 패턴 200h: 홀
Claims (13)
- 상부면에서 돌출된 하나 이상의 돌출부를 포함하는 제 1 반도체층;
상기 돌출부를 따라 상기 제 1 반도체층 상부면에 배치되어, 상기 제 1 반도체층과 이종 접합 계면을 형성하는 제 2 반도체층;
상기 돌출부를 따라 상기 제 2 반도체층 상에 배치된 반응 구조체; 및
상기 제 1 반도체층 또는 상기 제 2 반도체층 상에 배치되며, 상기 돌출부를 사이에 두고 이격된 제 1 전극 및 제 2 전극을 포함하고,
상기 하나 이상의 돌출부가 미리 정해진 간격으로 형성되는 반도체 소자. - 제 1 항에 있어서,
인접한 상기 돌출부 사이에 배치된 절연 패턴을 포함하고,
상기 돌출부의 가장자리가 상기 절연 패턴과 중첩되는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 반도체층의 밴드갭보다 상기 제 2 반도체층의 밴드갭이 더 크고,
상기 제 1 반도체층은 AlYGa1-YN(0≤Y≤1)을 포함하며,
상기 제 2 반도체층은 AlXGa1-XN(X>Y)을 포함하는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 반도체층은 언도프드 GaN을 포함하며,
상기 제 2 반도체층은 AlGaN을 포함하고, AlXGa1-XN(0.2≤X≤0.4)이고,
제 2 반도체층의 두께는 10㎚ 내지 25㎚인 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 돌출부의 상부면은 피라미드 형상 또는 평평한 형상이거나, 피라미드 형상과 평평한 형상이 혼합된 형상이고
상기 돌출부의 하부면은 다각형, 원형, 타원형 중 선택된 형상이며,
상기 돌출부가 두 개 이상일 때, 상기 돌출부의 하부면의 형상이 서로 상이한 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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