CN105580140B - 场效应晶体管和方法 - Google Patents

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Abstract

一种场效应晶体管(FET)包括多个半导体层，接触半导体层中的一层的源极和漏极，在源极和漏极之间的顶部半导体表面的一部分上的第一介电体层，延伸通过第一介电体层并且具有位于半导体层中的一层的顶面上或半导体层中的一层内的底部的第一沟槽，内衬第一沟槽并且覆盖第一介电体层的一部分的第二介电体层，在半导体层、第一介电体层和第二介电体层上方的第三介电体层，延伸通过第三介电体层并且具有位于第二介电体层上的第一沟槽中的底部并且在第二介电体的一部分上方延伸的第二沟槽以及填充第二沟槽的栅极。

Description

场效应晶体管和方法
相关申请的交叉引用
本申请涉及于2012年4月25日提交的美国专利申请系列号 13/456,039。本申请还要求于2013年9月30日提交的美国专利申请系列 号14/041,667和于2014年5月29日提交的美国专利申请系列号14/290,029 的优先权和权益，这些申请整体地通过引用并入本文。
关于联邦资金的声明
本发明在美国政府合同DE-AR-0000117的资助下做出。美国政府在 本发明中具有一定的权利。
技术领域
本公开涉及III族氮化物场效应晶体管(FETs)并且具体地涉及用于 FET的绝缘栅。除非另有说明，则此文与带有钝化的III族氮化物绝缘栅 晶体管有关。
背景技术
对于高速和高功率应用来说，III族氮化物晶体管是很有希望的，所述 高速和高功率应用诸如电源开关，除了其他应用以外，其可用于电机驱动 器和电源。
这些应用中的许多需要晶体管以常关模式操作。常关模式操作可通过 许多方式来实现，但典型地要以较高的导通电阻和较低的输出电流为代 价。
于2012年4月25日提交的美国专利申请号13/456,039描述了一种常 关型III族氮化物场效应晶体管以及制备常关型FET的方法。
于2013年9月30日提交的美国专利申请号14/041,667描述了具有高 阈值电压和低导通电阻的III族氮化物晶体管。
具有常关型III族氮化物晶体管的高功率应用需要绝缘栅来实现低泄 漏电流，且需要有效的钝化介电体来实现最小的俘获效应。
最适合的栅极绝缘体和最适合的钝化介电体通常是不同的材料，其可 能导致工艺兼容性问题。例如，等离子体增强化学气相沉积(PECVD)SiN 膜是已知良好的钝化材料，而金属有机化学气相沉积(MOCVD)AlN是已 知良好的栅极绝缘体材料。
不幸的是，形成MOCVD AlN的工序可能降解已经在半导体上沉积的 PECVD SiN膜。
所需要的是解决此工艺不兼容性问题且具有高击穿电压和低导通电 阻的器件结构和制备该器件的方法。本文的实施方案考虑了这些和其他需 求。
发明内容
在本文公开的第一个实施方案中，场效应晶体管(FET)包括多个半导 体层，接触半导体层中的至少一层的源极，接触半导体层中的至少一层的 漏极，覆盖源极和漏极之间的半导体顶面的一部分的第一介电体层，延伸 通过第一介电体层并且具有位于半导体层的顶面上或位于半导体层中的 一层内的底部的第一沟槽，内衬第一沟槽并且覆盖第一介电体层的一部分 的第二介电体层，在半导体层、第一介电体层和第二介电体层上方的第三介电体层，延伸通过第三介电体层并且具有位于第二介电体层的表面上的 第一沟槽中或位于第二介电体层内的底部、并且在第一介电体上的第二介 电体的一部分上方延伸的第二沟槽，和填充第二沟槽的栅极。
在本文公开的另一实施方案中，一种制造场效应晶体管(FET)的方法 包括：形成多个半导体层，形成接触半导体层中的至少一层的源极，形成 接触半导体层中的至少一层的漏极，形成覆盖源极和漏极之间的半导体顶 面的一部分的第一介电体层，形成延伸通过第一介电体层并且具有位于半 导体层的顶面上或位于半导体层中的一层内的底部的第一沟槽，形成内衬 第一沟槽并且覆盖第一介电体层的一部分的第二介电体层，形成在半导体层、第一介电体层和第二介电体层上方的第三介电体层，形成延伸通过第 三介电体层并且具有位于第二介电体层的表面上的第一沟槽中或在第二 介电体层内的底部、并且在第一介电体上的第二介电体的一部分上方延伸 的第二沟槽，以及形成填充第二沟槽的栅极。
从后面的具体实施方式和附图中，这些和其他特征以及优势将变得进 一步显而易见。在附图和说明书中，数字指示各种特征，在整个附图和说 明书中相同的数字指代相同的特征。
附图说明
图1显示根据本公开的III族氮化物场效应晶体管的图解；
图2显示根据本公开的FET的典型断态电流电压(IV)特性；
图3显示根据本公开的FET的典型动态电流电压(IV)特性；
图4显示了根据本公开的另一场效应晶体管的图解；
图5显示了根据本公开的又一场效应晶体管的图解；
图6显示了根据本公开的再另一场效应晶体管的图解；和
图7显示了根据本公开的栅极绝缘体堆叠的图解。
具体实施方式
在下面的描述中，给出大量具体的细节以清楚地描述本文公开的各种 具体的实施方案。然而，本领域技术人员将理解在此要求保护的发明可以 在不需要下面所讨论的所有具体细节的情况下实施。在其他情况下，没有 描述公知的特征以便不使本发明难以理解。
图1显示了根据本公开的III族氮化物场效应晶体管(FET)的图解。FET 具有在基板12上形成的缓冲层14。沟道层16在缓冲层14上形成和势垒 层18在沟道层16上形成。
基板12材料可以是硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN) 或氮化铝(AlN)。
缓冲层14可以是通过化学气相沉积或分子束外延在基板12上生长的 III族氮化物材料的堆叠。
沟道层16可以是通过化学气相沉积或分子束外延在缓冲层14上生长 的III族氮化物材料，诸如GaN。典型地，沟道层16是厚度范围为5纳米 至几微米的未掺杂的GaN层。
势垒层18可以为1-30纳米厚并且可以典型地为仅5nm厚。势垒层 18可以是AlGaN，具有25％Al成分。
源极20和漏极22与沟道层16接触并且延伸通过势垒层18。源极20 和漏极22在沟道层16的对侧端部上。
介电体层30可以为1nm-100nm厚并且典型地为10nm厚，并且可 以为SiN，介电体层30通过金属有机化学气相沉积(MOCVD)沉积在AlGaN 势垒层18的顶部上。在优选的实施方案中，介电体层30在高于600℃ 的温度，且典型地在900℃的温度通过MOCVD沉积。
如图1中所示，在源极20和漏极22之间，介电体层30在栅极区中 AlGaN势垒层18的顶部上被图形化以Ls2、Lsl、Lg、Ld1和Ld2的距离。 在图1的实施方案中，介电体层30不与源极20或漏极22中的任一个接 触。
如图1中所示，具有Lg的长度的第一栅极沟槽32穿过介电体层30 和势垒层18形成。栅极沟槽32的底部38位于沟道层16内，并且在势 垒层18的下方延伸并且进入到沟道层16中达垂直距离36。此垂直距离 36在势垒层18和沟道层16的界面与栅极沟槽32的底部38之间，并且 典型地为0-10纳米(nm)。对于常关操作，垂直距离36需要等于或大于0 nm，并且需要尽可能小以便最小化导通电阻。
栅极绝缘体33在栅极沟槽32中并且在介电体层30上方形成。如图 7中所示，栅极绝缘体33可以包括下列的堆叠：在栅极沟槽32的底部处 的单晶AlN层104，其可以为至多2nm厚并且典型地为1nm厚；在单晶 AlN层上的多晶AlN层102，其为1nm-50nm厚并且典型地为10nm厚； 和在多晶AlN层上形成的SiN绝缘层100，其可以为1nm-50nm厚并且典 型地为10nm厚。
单晶AlN 104优选地在大于600℃且小于1100℃的温度下生长。生长 单晶AlN 104的优选温度为900℃。多晶AlN 102优选在大于300℃且小 于900℃的温度下生长，且优选温度为600℃。
栅极绝缘体33堆叠使得FET成为常关型FET。在正栅偏置下，FET 具有非常低的栅极漏，并且在势垒层18和沟道层16之间的界面处形成 高迁移率电子通道。
栅极绝缘体堆叠33的单晶AlN层104为沟道层16中的电子传输提供 高质量界面。此外，单晶AlN层104提供了能障以防止电子俘获进入到多 晶AlN层102中。单晶AlN层104的厚度被选择为足够薄，典型地小于 2nm以避免在缺少正栅偏置的情况下通道电子的积累。
SiN层100充当对通过多晶AlN层102的晶界的漏电路径的阻挡层。
栅极绝缘体33在沟槽32中且在介电体层30上方形成。在Ls2、Lsl、 Lg、Ld1和Ld2的栅极区之外的区域中移除栅极绝缘体33和介电体层30， 如图1中所示。
钝化介电体34可以为SiN并且具有10nm-500nm的厚度，典型厚度 为100nm，钝化介电体34通过等离子体增强化学气相沉积(PECVD)沉积 在源极20和漏极22之间的势垒层18上方、在沟槽32中的栅极绝缘体33 上方和在介电体层30的栅极绝缘体33的上方。在优选的实施方案中，钝 化介电体34在低于500℃的温度，且典型地在300℃的温度通过PECVD 沉积。
第二栅极沟槽40通过蚀刻在钝化介电体34中形成，并且可以具有 Lg、Lsl和Ld1的总和的长度，如图1中所示。第二栅极沟槽40延伸至 栅极沟槽32中的栅极绝缘体33并且与介电体层30上的栅极绝缘体33 重叠距离Ls1和Ld1，如图1中所示。如图1中所示，对于在Ls1和Ld1 的任一侧上的距离Ls2和Ld2，介电体层30上的栅极绝缘体33仍然被钝 化层34覆盖。
栅极24在第二栅极沟槽40内形成并且可以在钝化层34的上方部分 地朝向源极20延伸以距离Ls3，如图1中所示，并且部分地朝向漏极22 延伸以距离Ld3,如图1中所示，以形成集成的栅场板。栅极24可以是任 何合适的金属。
如图1中所示，两种类型的介电体与栅极区至漏区中的AlGaN势垒 层18接触。两种类型的介电体是：介电体层30,其可以是通过金属有机 化学气相沉积(MOCVD)沉积的SiN层；和钝化介电体层34，其可以是通 过等离子体增强化学气相沉积(PECVD)沉积的SiN层。
在栅极绝缘体层堆叠33的沉积之前沉积介电体层30。介电体层30 充当用于栅极绝缘体层堆叠33的图形化的蚀刻阻挡层，并且介电体层30 可以承受随后的高温步骤，诸如栅极绝缘体层堆叠33的沉积以及源极20 和漏极22接点的合金化。
介电体层34作用的目的是减轻俘获行为。在沉积栅极绝缘体层堆叠 33之后沉积介电体层34以避免高温处理对介电体层34的性质的影响。
图2显示了根据本公开的FET的典型断态电流电压(IV)特性。如图2 中所示，断态电流甚至在600伏特时也非常低，证明了击穿电压大于600 伏特。
图3显示了根据本公开的FET的典型动态电流电压(IV)特性，并且该 图证明了FET的导通电阻仅最小地下降。
图4显示了根据本公开的另一场效应晶体管的图解。图4的实施方案 类似于图1的实施方案。然而，在图4的实施方案中，介电体层30可以 为1nm-100nm厚且典型地为10nm厚,并且可以为SiN，介电体层30通 过金属有机化学气相沉积(MOCVD)沉积在AlGaN势垒层18的顶部上 并且从源极20延伸到漏极22，如图4中所示，而不是如图1中所示刚好 在栅极区中。
图5根据本公开的又一场效应晶体管的图解。图5的实施方案类似于 图4的实施方案。然而，在图5的实施方案中，栅极绝缘体堆叠33从源 极20延伸至漏极22，如图5中所示，而不是如图4中所示刚好在栅极区 中。
图6显示了根据本公开的再另一场效应晶体管的图解。图6的实施方 案类似于图1的实施方案。然而，在图6的实施方案中，栅极沟槽32的 底部38位于势垒层18内，并且不在势垒层18的下方延伸至沟道层16 中。栅极沟槽32还可以仅到达势垒层18的顶面。图6的实施方案的变化 还可以包括这样的一个实施方案，其中介电体层30从源极20延伸至漏极22，以及另一实施方案，其中介电体层30和栅极绝缘体两者从源极20直 立地延伸至漏极22。
现在已经根据专利法规的要求描述了本发明，本领域技术人员将理 解如何对本发明进行改变和修改以便满足其具体的要求或条件。这样的 改变和修改可以在不背离如在本文公开的本发明的范围的前提下做出。
提出上面对示例性和优选的实施方案的详细描述用于举例说明和 根据法律要求公开的目的。其不意在是穷尽的或将本发明限于所述的准 确形式，而是仅仅使得本领域其他技术人员能够理解本发明如何可以适 合于特殊的用途或实施方式。对于本领域专业技术人员来说改型和变化 的可能性将是显而易见的。不意在限制对可能已经包括公差、部件尺寸、 具体工作条件、工程规范等并且可能在实施方式之间发生变化或对现有 技术状态有所改变的示例性实施方案的描述，并且不应当由此暗示任何 限制。申请人已经关于现有技术状态做出了本公开，而且考虑了许多进 展并且未来的适应性改动可以考虑那些进展，主要根据当时的现有技术 状态。本发明的范围意在由书面的权利要求以及可适用的等效形式限 定。除非明确那样说明，否则提及单数的权利要求要素不意在表示“一 个和仅一个”。而且，本公开中的任何要素、组件或方法或过程步骤不 意在贡献给公众，无论在权利要求中是否明确地表述该要素、组件或步 骤。本文的任何权利要求要素不应按照35U.S.C.Sec.112，第六段的规 定解释，除非该要素专门地使用短语“用于……的装置”表述，并且本 文的方法或过程步骤不应按照那些规定解释，除非该步骤或多个步骤专 门地使用短语“包括下列的一个或多个步骤……”表述。
优选地包括本文所述的所有要素件、部件和步骤。要理解的是这些 要素、部件和步骤中的任一个都可以被其他要素、部件和步骤代替或一 起去掉，如对于本领域技术人员显而易见的那样。
广义地，本文至少公开了以下内容：
一种场效应晶体管(FET)包括多个半导体层，接触半导体层中的一层 的源极和漏极，在源极和漏极之间的顶部半导体表面的一部分上的第一介 电体层，延伸通过第一介电体层并且具有位于半导体层中的一层的顶面上 或在半导体层中的一层内的底部的第一沟槽，内衬第一沟槽并且覆盖第一 介电体层的一部分的第二介电体层，在半导体层、第一介电体层和第二介 电体层上方的第三介电体层，延伸通过第三介电体层并且具有位于第二介 电体层上的第一沟槽中的底部并且在第二介电体的一部分上方延伸的第 二沟槽以及填充第二沟槽的栅极。
概念
本文还提出了至少下列的概念。
概念1.一种场效应晶体管(FET)，包括：
多个半导体层；
接触所述半导体层中的至少一层的源极；
接触所述半导体层中的至少一层的漏极；
覆盖所述源极和所述漏极之间的半导体顶面的一部分的第一介电体 层；
延伸通过所述第一介电体层并且具有位于所述半导体层的顶面上或 位于所述半导体层中的一层内的底部的第一沟槽；
内衬所述第一沟槽并且覆盖所述第一介电体层的一部分的第二介电 体层；
在所述半导体层、所述第一介电体层和所述第二介电体层上方的第三 介电体层；
第二沟槽，所述第二沟槽延伸通过所述第三介电体层并且具有位于所 述第二介电体层的表面上的所述第一沟槽中或位于所述第二介电体层内 的底部，并且所述第二沟槽在所述第一介电体上的所述第二介电体的一部 分上方延伸；和
填充所述第二沟槽的栅极。
概念2.概念1所述的FET，进一步包括：
包含硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或氮化铝(AlN) 的基板；
其中所述多个半导体层包括：
III族氮化物沟道层；和
在所述沟道层上方的势垒层。
概念3.概念2所述的FET，其中：
所述沟道层包含GaN并且具有5纳米至几微米的厚度；且
所述势垒层包含具有1-30纳米的厚度且具有25％Al成分的AlGaN。
概念4.概念2所述的FET，其中：
所述沟道层和所述势垒层的界面与所述第一沟槽的底部之间的距离 等于或大于0纳米且小于或等于10纳米。
概念5.概念1、2、3或4所述的FET，其中：
所述第一介电体层通过金属有机化学气相沉积沉积；且
所述第三介电体层通过等离子体增强化学气相沉积沉积。
概念6.概念1、2、3或4所述的FET，其中：
所述第一介电体层包含在大于600摄氏度的温度下通过金属有机化学 气相沉积沉积的SiN；且
所述第三介电体层包含在低于500摄氏度的温度下通过等离子体增强 化学气相沉积沉积的SiN。
概念7.概念1、2、3或4所述的FET，其中：
所述栅极在所述第三介电体的上方部分地朝向所述源极和所述漏极 延伸以形成集成的栅场板。
概念8.概念1、2、3或4所述的FET，其中：
所述第一介电体层包含具有1nm-100nm的厚度的SiN；和
所述第三介电体层包含具有10nm-500nm的厚度的SiN。
概念9.概念1、2、3或4所述的FET，其中所述第二介电体包括：
在所述栅极沟槽的底部处的单晶AlN层；
在所述单晶AlN层上的多晶AlN层；和
在所述多晶AlN层上的包含SiN的绝缘层。
概念10.概念9所述的FET，其中：
所述单晶AlN在大于600℃且小于1100℃的温度下生长；
所述多晶AlN在大于300℃且小于900℃的温度下生长。
概念11.概念9所述的FET，其中：
所述单晶AlN层为至多2nm厚；
所述多晶AlN层为1nm-50nm厚；且
所述绝缘层为1nm-50nm厚。
概念12.概念1、2、3或4所述的FET，其中：
所述第一介电体仅在栅极区中且所述第二介电体覆盖所述栅极区中 的所述第一介电体；或
所述第一介电体从所述源极延伸至所述漏极，且所述第二介电体覆盖 仅在所述栅极区中的所述第一介电体；或
所述第一介电体从所述源极延伸至所述漏极，且所述第二介电体覆盖 所述第一介电体并从所述源极延伸至所述漏极。
概念13.一种制造场效应晶体管(FET)的方法，包括：
形成多个半导体层；
形成接触所述半导体层中的至少一层的源极；
形成接触所述半导体层中的至少一层的漏极；
形成覆盖所述源极和所述漏极之间的半导体顶面的一部分的第一介 电体层；
形成延伸通过所述第一介电体层并且具有位于所述半导体层的顶面 上或位于所述半导体层中的一层内的底部的第一沟槽；
形成内衬所述第一沟槽并且覆盖所述第一介电体层的一部分的第二 介电体层；
形成在所述半导体层、所述第一介电体层和所述第二介电体层上方的 第三介电体层；
形成第二沟槽，所述第二沟槽延伸通过所述第三介电体层并且具有位 于所述第二介电体层的表面上的所述第一沟槽中或在所述第二介电体层 内的底部，并且所述第二沟槽在所述第一介电体上的所述第二介电体的一 部分上方延伸；以及
形成填充所述第二沟槽的栅极。
概念14.概念13所述的方法，进一步包括：
提供包含硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或氮化铝 (AlN)的基板；
其中所述多个半导体层包括：
III族氮化物沟道层；和
在所述沟道层上方的势垒层。
概念15.概念14所述的方法，其中：
所述沟道层包含GaN并且具有5纳米至几微米的厚度；且
所述势垒层包含具有1-30纳米的厚度且具有25％Al成分的AlGaN。
概念16.概念14所述的方法，其中：
所述沟道层和所述势垒层的界面与所述第一沟槽的底部之间的距离 等于或大于0纳米且小于或等于10纳米。
概念17.概念13、14、15或16所述的方法，其中：
形成所述第一介电体层包括通过金属有机化学气相沉积沉积所述第 一介电体层；且
形成所述第三介电体层包括通过等离子体增强化学气相沉积沉积所 述第三介电体层。
概念18.概念13、14、15或16所述的方法，其中：
所述第一介电体层包含在大于600摄氏度的温度下通过金属有机化学 气相沉积沉积的SiN；且
所述第三介电体层包含在低于500摄氏度的温度下通过等离子体增强 化学气相沉积沉积的SiN。
概念19.概念13、14、15或16所述的方法进一步包括：
形成所述栅极以在所述第三介电体的上方部分地朝向所述源极和所 述漏极延伸以形成集成的栅场板。
概念20.概念13、14、15或16所述的方法，其中：
所述第一介电体层包含具有1nm-100nm的厚度的SiN；和
所述第三介电体层包含具有10nm-500nm的厚度的SiN。
概念21.概念13、14、15或16所述的方法，其中形成所述第二介电体包 括：
形成在所述栅极沟槽的底部处的单晶AlN层；
形成在所述单晶AlN层上的多晶AlN层；且
形成在所述多晶AlN层上的包含SiN的绝缘层。
概念22.概念21所述的方法，其中：
所述单晶AlN在大于600℃且小于1100℃的温度下生长；
所述多晶AlN在大于300℃且小于900℃的温度下生长。
概念23.概念21所述的方法，其中：
所述单晶AlN层为至多2nm厚；
所述多晶AlN层为1nm-50nm厚；且
所述绝缘层为1nm-50nm厚。
概念24.概念13、14、15或16所述的方法，其中：
所述第一介电体仅在栅极区中形成且所述第二介电体覆盖在所述栅 极区中的所述第一介电体；或
形成所述第一介电体以从所述源极延伸至所述漏极，且所述第二介电 体覆盖仅在所述栅极区中的所述第一介电体；或
形成所述第一介电体以从所述源极延伸至所述漏极，且所述第二介电 体覆盖所述第一介电体并从所述源极延伸至所述漏极。
概念25.概念13、14、15或16所述的方法，其中：
所述第一介电体层提供用于所述第二介电体层的图形化的蚀刻阻挡。 概念26.概念13、14、15或16所述的方法，其中：
形成所述第一沟槽包括蚀刻；且
形成所述第三沟槽包括蚀刻且所述第二介电体提供蚀刻阻挡。

Claims (30)

1.一种场效应晶体管(FET)，包括：
多个半导体层；
接触所述半导体层中的至少一层的源极；
接触所述半导体层中的至少一层的漏极；
覆盖所述源极和所述漏极之间的所述半导体层的顶面的一部分的第一介电体层；
延伸通过所述第一介电体层并且具有位于所述半导体层的所述顶面上或位于所述半导体层中的一层内的底部的第一沟槽；
内衬所述第一沟槽并且覆盖所述第一介电体层的一部分的第二介电体层；
在所述半导体层、所述第一介电体层和所述第二介电体层上方的第三介电体层；
第二沟槽，所述第二沟槽延伸通过所述第三介电体层并且具有位于所述第二介电体层的表面上的所述第一沟槽中或位于所述第二介电体层内的底部，并且所述第二沟槽在所述第一介电体层上的所述第二介电体层的一部分上方延伸；和
填充所述第二沟槽的栅极；
其中所述第二介电体层包含在所述第一沟槽的底部的单晶AlN层；并且
所述第二介电体层包含在所述单晶AlN层上的多晶AlN层。
2.权利要求1所述的FET，进一步包括：
包含硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或氮化铝(AlN)的基板；
其中所述多个半导体层在所述基板上并包括：
III族氮化物沟道层；和
在所述沟道层上方的势垒层。
3.权利要求2所述的FET，其中：
所述沟道层包含GaN并且具有5纳米至几微米的厚度；且
所述势垒层包含具有1-30纳米的厚度且具有25％Al成分的AlGaN。
4.权利要求2所述的FET，其中：
所述沟道层和所述势垒层的界面与所述第一沟槽的底部之间的距离等于或大于0纳米且小于或等于10纳米。
5.权利要求1所述的FET，其中：
所述第一介电体层通过金属有机化学气相沉积沉积；且
所述第三介电体层通过等离子体增强化学气相沉积沉积。
6.权利要求1所述的FET，其中：
所述第一介电体层包含在大于600摄氏度的温度下通过金属有机化学气相沉积沉积的SiN；且
所述第三介电体层包含在低于500摄氏度的温度下通过等离子体增强化学气相沉积沉积的SiN。
7.权利要求1所述的FET，其中:
所述栅极在所述第三介电体层的上方部分地朝向所述源极和所述漏极延伸以形成集成的栅场板。
8.权利要求1所述的FET，其中:
所述第一介电体层包含具有1nm-100nm的厚度的SiN；和
所述第三介电体层包含具有10nm-500nm的厚度的SiN。
9.权利要求1所述的FET，其中所述第二介电体层包括：
在所述第一沟槽的底部处的单晶AlN层；
在所述单晶AlN层上的多晶AlN层；和
在所述多晶AlN层上的包含SiN的绝缘层。
10.权利要求9所述的FET，其中：
所述单晶AlN层在大于600℃且小于1100℃的温度下生长；
所述多晶AlN层在大于300℃且小于900℃的温度下生长。
11.权利要求9所述的FET，其中：
所述单晶AlN层为至多2nm厚；
所述多晶AlN层为1nm-50nm厚；且
所述绝缘层为1nm-50nm厚。
12.权利要求1所述的FET，其中：
所述第一介电体层仅在栅极区中且所述第二介电体层覆盖所述栅极区中的所述第一介电体层；或
所述第一介电体层从所述源极延伸至所述漏极，且所述第二介电体层覆盖仅在所述栅极区中的所述第一介电体层；或
所述第一介电体层从所述源极延伸至所述漏极，且所述第二介电体层覆盖所述第一介电体层并从所述源极延伸至所述漏极。
13.权利要求1所述的FET，其中：
所述单晶AlN层的厚度为至多2nm。
14.权利要求1所述的FET，其中：
所述单晶AlN层在大于600℃且小于1100℃的温度下生长。
15.一种制造场效应晶体管(FET)的方法，包括：
形成多个半导体层；
形成接触所述半导体层中的至少一层的源极；
形成接触所述半导体层中的至少一层的漏极；
形成覆盖所述源极和所述漏极之间的所述半导体层的顶面的一部分的第一介电体层；
形成延伸通过所述第一介电体层并且具有位于所述半导体层的所述顶面上或位于所述半导体层中的一层内的底部的第一沟槽；
形成内衬所述第一沟槽并且覆盖所述第一介电体层的一部分的第二介电体层；
形成在所述半导体层、所述第一介电体层和所述第二介电体层上方的第三介电体层；
形成第二沟槽，所述第二沟槽延伸通过所述第三介电体层并且具有位于所述第二介电体层的表面上的所述第一沟槽中或在所述第二介电体层内的底部，并且所述第二沟槽在所述第一介电体层上的所述第二介电体层的一部分上方延伸；以及
形成填充所述第二沟槽的栅极；
其中所述第二介电体层包含在所述第一沟槽的底部的单晶AlN层；并且
所述第二介电体层包含在所述单晶AlN层上的多晶AlN层。
16.权利要求15所述的方法，进一步包括：
提供包含硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或氮化铝(AlN)的基板；
其中所述多个半导体层在所述基板上并包含：
III族氮化物沟道层；和
在所述沟道层上方的势垒层。
17.权利要求16所述的方法，其中：
所述沟道层包含GaN并且具有5纳米至几微米的厚度；且
所述势垒层包含具有1-30纳米的厚度且具有25％Al成分的AlGaN。
18.权利要求16所述的方法，其中：
所述沟道层和所述势垒层的界面与所述第一沟槽的底部之间的距离等于或大于0纳米且小于或等于10纳米。
19.权利要求15所述的方法，其中：
形成所述第一介电体层包括通过金属有机化学气相沉积沉积所述第一介电体层；且
形成所述第三介电体层包括通过等离子体增强化学气相沉积沉积所述第三介电体层。
20.权利要求15所述的方法，其中：
所述第一介电体层包含在大于600摄氏度的温度下通过金属有机化学气相沉积沉积的SiN；且
所述第三介电体层包含在低于500摄氏度的温度下通过等离子体增强化学气相沉积沉积的SiN。
21.权利要求15所述的方法进一步包括：
形成所述栅极以在所述第三介电体层的上方部分地朝向所述源极和所述漏极延伸以形成集成的栅场板。
22.权利要求15所述的方法，其中：
所述第一介电体层包含具有1nm-100nm的厚度的SiN；和
所述第三介电体层包含具有10nm-500nm的厚度的SiN。
23.权利要求15所述的方法，其中形成所述第二介电体层包括：
形成在所述第一沟槽的底部处的单晶AlN层；
形成在所述单晶AlN层上的多晶AlN层；和
形成在所述多晶AlN层上的包含SiN的绝缘层。
24.权利要求23所述的方法，其中：
所述单晶AlN层在大于600℃且小于1100℃的温度下生长；
所述多晶AlN层在大于300℃且小于900℃的温度下生长。
25.权利要求23所述的方法，其中：
所述单晶AlN层为至多2nm厚；
所述多晶AlN层为1nm-50nm厚；且
所述绝缘层为1nm-50nm厚。
26.权利要求15所述的方法，其中：
所述第一介电体层仅在栅极区中形成且所述第二介电体层覆盖在所述栅极区中的所述第一介电体层；或
形成所述第一介电体层以从所述源极延伸至所述漏极，且所述第二介电体层覆盖仅在所述栅极区中的所述第一介电体层；或
形成所述第一介电体层以从所述源极延伸至所述漏极，且所述第二介电体层覆盖所述第一介电体层并从所述源极延伸至所述漏极。
27.权利要求15所述的方法，其中：
所述第一介电体层提供用于所述第二介电体层的图形化的蚀刻阻挡。
28.权利要求15所述的方法，其中：
形成所述第一沟槽包括蚀刻；且
形成所述第二沟槽包括蚀刻且所述第二介电体层提供蚀刻阻挡。
29.权利要求15所述的方法，其中：
所述单晶AlN层的厚度形成为至多2nm。
30.权利要求15所述的方法，其中：
所述单晶AlN层在大于600℃且小于1100℃的温度下生长。
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