CN107833919B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107833919B
CN107833919B CN201710377247.9A CN201710377247A CN107833919B CN 107833919 B CN107833919 B CN 107833919B CN 201710377247 A CN201710377247 A CN 201710377247A CN 107833919 B CN107833919 B CN 107833919B
Authority
CN
China
Prior art keywords
semiconductor region
electrode
recess
insulating
insulating portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710377247.9A
Other languages
English (en)
Other versions
CN107833919A (zh
Inventor
小林研也
松田哲朗
桧森洋辅
西口俊史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN107833919A publication Critical patent/CN107833919A/zh
Application granted granted Critical
Publication of CN107833919B publication Critical patent/CN107833919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明的实施方式提供一种不轻易产生自接通现象的半导体装置及其制造方法。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。第2绝缘部设置在第1电极之上。栅极电极设置在第2绝缘部之上。在栅极电极的下表面，设置有朝向上方凹陷的第1凹部及第2凹部。第1凹部在第1方向上位于第2凹部与第1侧面之间。第1凹部与第2凹部之间的第1方向上的距离比第1侧面与第1凹部之间的第1方向上的距离长。第2电极设置在第2半导体区域之上及第3半导体区域之上，与第2半导体区域、第3半导体区域及第1电极电连接。

Description

半导体装置及其制造方法
[相关申请]
本申请享有以日本专利申请2016-182023号(申请日：2016年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等半导体装置中，是通过控制施加给栅极电极的电压，来切换接通状态与断开状态。在这种半导体装置中，理想的是不轻易产生半导体装置意外地成为接通状态的自接通(self turn-on)现象。
发明内容
本发明提供一种不轻易产生自接通现象的半导体装置及其制造方法。
实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。所述第2半导体区域设置在所述第1半导体区域之上。所述第3半导体区域设置在所述第2半导体区域之上。所述第1电极隔着第1绝缘部设置在所述第1半导体区域中。所述第2绝缘部设置在所述第1电极之上。所述栅极电极设置在所述第2绝缘部之上。所述栅极电极具有下表面及第1侧面。在所述下表面设置有朝向上方凹陷的第1凹部及第2凹部。所述第1侧面在第1方向上隔着栅极绝缘部与所述第2半导体区域对向。所述第1凹部在所述第1方向上位于所述第2凹部与所述第1侧面之间。所述第1凹部与所述第2凹部之间的所述第1方向上的距离，比所述第1侧面与所述第1凹部之间的所述第1方向上的距离长。所述第2电极设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接。
附图说明
图1是表示第1实施方式的半导体装置的一部分的立体剖视图。
图2是表示图1的栅极电极附近的放大剖视图。
图3(a)、(b)、图4(a)～(c)、图5(a)～(c)、图6(a)、(b)、图7(a)、(b)是表示第1实施方式的半导体装置的制造步骤的步骤剖视图。
图8(a)是表示使用半导体装置的电路的一例的电路图，图8(b)是表示半导体装置的等效电路的图。
图9(a)是表示第1实施方式的半导体装置的一部分的剖视图，图9(b)是表示参考例的半导体装置的一部分的剖视图。
图10(a)、(b)、图11(a)、(b)、图12(a)、(b)是表示实施方式的变化例的半导体装置的一部分的剖视图。
具体实施方式
以下，一边参照附图一边对本发明的各实施方式进行说明。
此外，附图为示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等未必限定为与实物相同。而且，即便是在表示相同部分的情况下，也存在彼此的尺寸或比率根据附图而不同表示的情况。
而且，在本案说明书及各图中，对与已说明过的要素相同的要素标注相同的符号并适当省略详细的说明。
在各实施方式的说明中使用XYZ正交坐标系。将从n-型半导体区域1朝向p型基极区域2的方向设为Z方向，将与Z方向垂直且相互正交的两个方向设为X方向(第1方向)及Y方向。
在以下的说明中，n+、n-及p的记法表示各导电型中的杂质浓度的相对高低。也就是说，标注有“+”的记法表示，与未标注“+”及“-”中任一个的记法相比，杂质浓度相对较高，标注有“-”的记法表示，与未标注“+”及“-”中任一个的记法相比，杂质浓度相对较低。
关于以下说明的各实施方式，也可以使各半导体区域的p型与n型反转而实施各实施方式。
(第1实施方式)
图1是表示第1实施方式的半导体装置100的一部分的立体剖视图。
图2是表示图1的栅极电极10附近的放大剖视图。
半导体装置100是MOSFET。
如图1所示，半导体装置100具有n-型(第1导电型)半导体区域1(第1半导体区域)、p型(第2导电型)基极区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、n+型漏极区域4、栅极电极10、场板电极(以下称为FP(Field Plate)电极)20(第1电极)、绝缘部31(第1绝缘部)、绝缘部32(第2绝缘部)、绝缘部33、栅极绝缘部35、漏极电极40及源极电极41(第2电极)。
漏极电极40设置在半导体装置100的下表面。
n+型漏极区域4设置在漏极电极40之上，与漏极电极40电连接。
n-型半导体区域1设置在n+型漏极区域4之上。
p型基极区域2设置在n-型半导体区域1之上。
n+型源极区域3设置在p型基极区域2之上。
FP电极20隔着绝缘部31设置在n-型半导体区域1中。
绝缘部32设置在FP电极20之上。
栅极电极10设置在绝缘部32之上，且在X方向上隔着栅极绝缘部35与p型基极区域2对向。
绝缘部33从上方覆盖n+型源极区域3的一部分及栅极电极10。
p型基极区域2、n+型源极区域3、FP电极20及栅极电极10在X方向上设置多个，且分别沿Y方向延伸。
此外，并不限定于图1所示的例子，n+型源极区域3、FP电极20及栅极电极10的形状或配置能够适当变更。例如，也可以为，FP电极20及栅极电极10在X方向及Y方向上设置多个。
源极电极41设置在p型基极区域2及n+型源极区域3之上，与p型基极区域2、n+型源极区域3及FP电极20电连接。而且，栅极电极10与源极电极41被绝缘部33电分离。
以下为各构成要素的材料的一例。
n-型半导体区域1、p型基极区域2、n+型源极区域3及n+型漏极区域4包含硅(Si)或碳化硅(SiC)作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，可使用砷(As)、磷(P)或锑(Sb)。作为p型杂质，可使用硼(B)。
栅极电极10及FP电极20包含多晶硅等导电材料。
绝缘部31～33及栅极绝缘部35包含氧化硅(SiO2)作为绝缘材料。关于这些绝缘部中所包含的更具体的材料，在下文中进行叙述。
漏极电极40及源极电极41包含铝(Al)等金属。
如图2所示，栅极电极10具有下表面11、侧面12(第1侧面)及与侧面12为相反侧的侧面13。侧面12及13分别隔着栅极绝缘部35而与p型基极区域2对向。在下表面11设置有朝向上方凹陷的凹部R1及R2。凹部R1与R2在X方向上隔开。而且，凹部R1在X方向上位于侧面12与凹部R2之间，凹部R2在X方向上位于侧面13与凹部R1之间。
凹部R1与R2之间的X方向上的距离D1比侧面12与凹部R1之间的X方向上的距离D2长，且比侧面13与凹部R2之间的X方向上的距离D3长。此外，距离D1～D3例如能够以各凹部的最凹陷的位置(Z方向上的位置最高的点)为基准而求出。
绝缘部32具有第1绝缘部分32a及第2绝缘部分32b。第1绝缘部分32a在Z方向(上下方向)上位于FP电极20与第2绝缘部分32b之间。第2绝缘部分32b在Z方向上位于第1绝缘部分32a与栅极电极10之间。
第2绝缘部分32b比绝缘部31、第1绝缘部分32a及栅极绝缘部35含有更多的硼。而且，第2绝缘部分32b的介电常数高于绝缘部31、第1绝缘部分32a及栅极绝缘部35的介电常数。另一方面，绝缘部31、第1绝缘部分32a及栅极绝缘部35形成得比第2绝缘部分32b更致密。
而且，第2绝缘部分32b具有朝向上方突出的突出部P1及P2。突出部P1与P2在X方向上隔开。突出部P1设置在凹部R1的内侧，突出部P2设置在凹部R2的内侧。
第2绝缘部分32b的X方向上的长度比距离D1长。而且，突出部P1与P2之间的第2绝缘部分32b的Z方向上的厚度比第1绝缘部分32a的Z方向上的厚度厚。
FP电极20具有第1电极部分20a及第2电极部分20b。第2电极部分20b设置在第1电极部分20a之上。第2电极部分20b的X方向上的长度比第1电极部分20a的X方向上的长度长。而且，第1电极部分20a的X方向上的长度例如比距离D1短。
FP电极20具有上表面21、侧面22(第2侧面)及与侧面22为相反侧的侧面23(第3侧面)。在图1及图2所示的例子中，侧面22及23为第2电极部分20b的侧面。凹部R1及突出部P1在Z方向上和上表面21与侧面22之间的角C1并排。凹部R2及突出部P2在Z方向上和上表面21与侧面23之间的角C2并排。
接下来，对半导体装置100的动作进行说明。
如果在相对于源极电极41而对漏极电极40施加了正电压的状态下，对栅极电极10施加阈值以上的电压，那么会在栅极绝缘部35附近的p型基极区域2形成通道(反转层)，半导体装置100成为接通状态。电子穿过该通道从源极电极41流向漏极电极40。之后，如果施加到栅极电极10的电压变得低于阈值，那么p型基极区域2中的通道会消失，半导体装置100成为断开状态。
当半导体装置100为断开状态且相对于源极电极41而对漏极电极40施加正电位时，空乏层从绝缘部31与n-型半导体区域1的界面朝向n-型半导体区域1扩展。通过朝向n-型半导体区域1扩展的该空乏层，能够提高半导体装置100的耐压。或者，半导体装置100的耐压提升，能够相应地提高n-型半导体区域1中的n型杂质浓度，降低半导体装置100的接通电阻。
接下来，参照图3～图7，对第1实施方式的半导体装置100的制造方法的一例进行说明。
图3～图7是表示第1实施方式的半导体装置100的制造步骤的步骤剖视图。
此外，在图4～图6中放大表示沟槽T1的上部(FP电极20的上方)。
首先，准备具有n-型半导体层1a及n+型半导体层4a的半导体衬底S。n-型半导体层1a及n+型半导体层4a包含硅作为半导体材料。接着，在n-型半导体层1a的上表面离子注入p型杂质及n型杂质，形成p型基极区域2及n+型源极区域3。然后，如图3(a)所示，在n-型半导体层1a形成贯通p型基极区域2及n+型源极区域3的沟槽T1。
接着，沿着沟槽T1的内壁形成绝缘层IL1。然后，在绝缘层IL1之上形成导电层。通过对该导电层进行回蚀，而如图3(b)所示那样在沟槽T1内形成FP电极20。
在图3(b)所示的例子中，形成厚度在沟槽T1的上部及下部不同的绝缘层IL1。这种绝缘层IL1例如是通过如下步骤而获得，即，沿着沟槽T1的内壁形成厚度大致均匀的绝缘层之后，去除形成在沟槽T1上部的部分，再次沿着沟槽T1的内壁形成绝缘层。在此情况下，绝缘层IL1具有在沟槽T1的下部积层有多层绝缘层的构造。
然后，于厚度在沟槽T1的上部及下部不同的绝缘层IL1之上形成导电层并进行回蚀，由此形成上下宽度不同的FP电极20。此外，FP电极20也可以形成在厚度大致均匀的绝缘层IL1之上。在此情况下，FP电极20的上部与下部的宽度形成为大致相等。
接着，通过进行热氧化，而如图4(a)所示那样在FP电极20的上表面形成绝缘层IL2。绝缘层IL2形成得比形成在沟槽T1上部的绝缘层IL1薄。
接着，利用CVD(Chemical Vapor Deposition，化学气相沉积)法，沿着绝缘层IL1及IL2的表面形成绝缘层IL3。此时，如图4(b)所示，绝缘层IL3以并未完全嵌入沟槽T1的方式形成。因此，在形成有沟槽T1的位置，在绝缘层IL3的上表面形成凹部R3。
然后，在绝缘部IL3之上形成绝缘层IL4，对绝缘层IL4进行加热而使其回流。这样一来，如图4(c)所示，绝缘层IL3上表面的凹部R3被绝缘层IL4嵌入，并且绝缘层IL4的上表面得以平坦化。
在图5及图6所示的以后的步骤中，通过各向同性蚀刻而去除绝缘层IL1的一部分、IL3的一部分及IL4。作为各向同性蚀刻，例如可列举使用氢氟酸的湿式蚀刻。
此外，绝缘层IL1、IL3及IL4的材料是以绝缘层IL1的蚀刻速率及绝缘层IL4的蚀刻速率高于绝缘层IL3的蚀刻速率的方式选择。
以下是用来实现这种蚀刻速率的关系的材料的一例。
绝缘层IL1由于是通过n-型半导体层1a的热氧化而形成，因此包含致密形成的氧化硅。
关于绝缘层IL3，在作为绝缘材料的氧化硅中添加了硼。因此，绝缘层IL3比绝缘层IL1及IL2含有更多的硼。
关于绝缘层IL4，在作为绝缘材料的氧化硅中添加了硼及磷。而且，添加到绝缘层IL4中的硼的浓度高于添加到绝缘层IL3中的硼的浓度。也就是说，绝缘层IL4比绝缘层IL1、IL2及IL3含有更多的硼及磷。
一边参照图5(a)～图6(b)，一边对蚀刻各绝缘层时的情况具体地进行说明。
当湿式蚀刻开始时，首先，形成在最上面的绝缘层IL4的表面不断后退，如图5(a)所示，绝缘层IL3的上表面露出。如果保持这种状态，通过湿式蚀刻使绝缘层IL3及IL4的上表面不断后退，那么如图5(b)所示，绝缘层IL1的上表面露出。
如上所述，绝缘层IL4的蚀刻速率高于绝缘层IL3的蚀刻速率。因此，绝缘层IL4的上表面后退的速度比绝缘层IL3的上表面后退的速度快。如果绝缘层IL4的上表面比绝缘层IL3的上表面更快地后退，被绝缘层IL4覆盖的绝缘层IL3的侧面露出，那么如图5(b)所示，蚀刻从该露出的侧面沿横向进展。
如果保持这样的状态继续进行湿式蚀刻，那么绝缘层IL1、IL3及IL4的上表面不断后退。此时，由于绝缘层IL1的蚀刻速率高于绝缘层IL3的蚀刻速率，因此如图5(c)所示，绝缘层IL4的上表面比绝缘层IL3的上表面更快地后退。
如果被绝缘层IL1覆盖绝缘层IL3的侧面露出，那么如图6(a)所示，蚀刻也是从该露出的侧面各向同性地进展。也就是说，绝缘层IL3的上表面不断后退，并且蚀刻也是从与绝缘层IL1及IL4相接的两侧面沿横向进展。结果，当已去除绝缘层IL4时，如图6(b)所示，在绝缘层IL3的上表面形成有突出部P1及P2。
在图6(b)所示的构造中，FP电极20上的绝缘层IL2与第1绝缘部分32a相对应，具有突出部P1及P2的绝缘层IL3与第2绝缘部分32b相对应。
接着，通过对半导体衬底S进行热氧化，而在露出的n-型半导体层1a、p型基极区域2及n+型源极区域3的表面形成绝缘层IL5。绝缘层IL5形成得比绝缘层IL1或IL3薄。然后，如图7(a)所示，在绝缘层IL1及IL2之上、且X方向上相邻的绝缘层IL5彼此之间形成栅极电极10。
通过在突出部P1及P2之上直接形成栅极电极10，栅极电极10的一部分因突出部P1及P2而凹陷，从而形成凹部R1及R2。
接着，形成覆盖栅极电极10及绝缘层IL5的绝缘层IL6。然后，形成贯通n+型源极区域3、绝缘层IL5及IL6并到达至p型基极区域2的沟槽。然后，形成覆盖绝缘层IL6并嵌入该沟槽的金属层，通过对金属层进行回蚀，而如图7(b)所示那样形成源极电极41。
之后，研磨n+型半导体层4a的背面直到n+型半导体层4a成为特定的厚度。然后，通过在n+型半导体层4a的背面形成漏极电极40，而制作图1及图2所示的半导体装置100。
此处，一边参照图8及图9，一边对第1实施方式所带来的效果进行说明。
图8(a)是使用半导体装置的电路的一例，图8(b)表示半导体装置的等效电路。
图9(a)是表示第1实施方式的半导体装置100的一部分的剖视图，图9(b)是表示参考例的半导体装置100R的一部分的剖视图。
在图8(a)所示的电路中，使用两个MOSFET90及91，构成DC-DC转换器的主要切换电路。在图8(a)所示的电路中，当MOSFET91为断开状态时，如果MOSFET90成为接通状态，那么MOSFET91的漏极电极侧的电压上升到VIN。
如图8(b)所示，MOSFET中存在漏极电极与栅极电极之间的栅极-漏极间电容CGD、栅极电极与源极电极之间的栅极-源极间电容CGS及栅极电阻RG。如果对漏极电极侧输入电压VIN，那么栅极电压VG上升到由下式所示的值。
VG＝{CGD/(CGS+CGD)}×VIN (1)
此时，如果栅极电压VG成为阈值以上，那么MOSFET91意外地成为接通状态，在MOSFET90及91中流通电流而产生损耗。而且，为了防止MOSFET像这样自接通，理想的是如由式(1)可知那样，增大栅极-源极间电容CGS、或减小栅极-漏极间电容CGD、或者实现所述两种情况。
图9(a)是表示第1实施方式的半导体装置100的一部分的剖视图，图9(b)是表示参考例的半导体装置100R的一部分的剖视图。
半导体装置100及100R均在栅极电极10的下表面11形成有凹部R1及R2。在半导体装置100中，如图9(a)所示，距离D1比距离D2及D3长。相对于此，在半导体装置100R中，如图9(b)所示，距离D1比距离D2及D3短。
在距离D1～D3为图9(a)所示的关系的情况下，与为图9(b)所示的关系情况相比，位于凹部R1与R2之间的下表面11的区域11a的面积变大。由于区域11a与FP电极20的上表面21对向，因此在距离D1～D3为图9(a)所示的关系的情况下，与为图9(b)所示的关系的情况相比，能够使栅极电极10与FP电极20之间的栅极-源极间电容增加。
由于FP电极20与源极电极41电连接，因此使栅极电极10与FP电极20之间的电容增加，此情况会使栅极电极10与源极电极41之间的栅极-源极间电容CGS变大。
而且，栅极电极10隔着绝缘层31及32、栅极绝缘层35而与n-型半导体区域1对向，由此在栅极电极10与n-型半导体区域1之间形成有栅极-漏极间电容CGD。在形成有凹部R1及R2的部分，栅极电极10与n-型半导体区域1之间的距离局部变长，因此这些部分的栅极-漏极间电容CGD也会变小。
凹部R1及R2越靠近n-型半导体区域1，因凹部R1及R2导致的栅极-漏极间电容CGD减少的量变得越大。因此，通过以距离D2及D3比距离D1短的方式靠近栅极电极10的侧面12及13设置，能够进一步增大因凹部R1及R2导致的栅极-漏极间电容CGD减少的量。
因此，与图9(b)所示的构造相比，图9(a)所示的本实施方式的半导体装置的构造能够减小栅极-漏极间电容CGD。
如使用图8所说明那样，为了防止MOSFET的自接通，理想的是增大栅极-源极间电容CGS、或减小栅极-漏极间电容CGD、或者实现所述两种情况。
根据本实施方式，如上所述，能够一边增大栅极-源极间电容CGS，一边减小栅极-漏极间电容CGD。因此，与参考例的半导体装置相比，本实施方式能够抑制自接通现象的发生。
而且，当对栅极电极10施加了电压时，因栅极电极10与FP电极20之间的电位差而在这两个电极之间产生电场。此时，电场容易集中在FP电极20上部的角C1及C2附近。为了防止因电场集中导致绝缘破坏，理想的是使栅极电极10与FP电极20之间的距离较长。
但是，如果使栅极电极10与FP电极20之间的绝缘部32的厚度整体变厚，那么会导致栅极-源极间的电容CGS降低。
关于这方面，在本实施方式的半导体装置100中，使角C1与凹部R1、及角C2与凹部R2在Z方向上并排。也就是说，在设置有容易产生电场集中的角C1及C2的部位，栅极电极10与FP电极20之间的距离局部变长。
因此，根据本实施方式，能够一边抑制栅极-源极间电容CGS的降低，一边缓和FP电极20中的电场集中。
设置在栅极电极10与FP电极20之间的绝缘部32还具有第2绝缘部分32b。第2绝缘部分32b比第1绝缘部分32a含有更多的硼，第2绝缘部分32b的介电常数高于第1绝缘部分32a或绝缘部31等的介电常数。设置在栅极电极10与FP电极20之间的绝缘体的介电常数越高，产生越大的介电极化，栅极电极10及FP电极20所产生的电荷被抵消得越多。因此，通过在角C1及C2之上设置介电常数高于其它绝缘部的第2绝缘部分32b，能够进一步缓和角C1及C2附近的电场集中。
而且，根据本实施方式的制造方法，使用蚀刻速率不同的三层绝缘层在绝缘层IL2的上表面形成突出部P1及P2，利用这两个突出部形成具有凹部R1及R2的栅极电极10。根据本实施方式，能够通过这种简单的方法，而形成具有凹部R1及R2的栅极电极10。
而且，根据本实施方式的制造方法，还能够通过调整绝缘层IL1及IL3各自的膜厚，而控制形成在绝缘层IL3的上表面的突出部P1及P2的位置。
也就是说，沟槽T1上部的绝缘层IL1形成得越薄，突出部P1及P2形成在越靠近沟槽T1的内壁的位置。而且，绝缘层IL3形成得越薄，突出部P1及P2形成在越靠近沟槽T1的内壁的位置。
接下来，一边参照图10～图12，一边对实施方式的变化例进行说明。
图10～图12是表示实施方式的变化例的半导体装置的一部分的剖视图。
图10～图12中，放大表示了各半导体装置的栅极电极10附近。
在图10(a)所示的例子中，位于凹部R1与R2之间的下表面11的区域11a位于比凹部R1与侧面12之间及凹部R2与侧面13之间的区域11b更靠下方。
通过使栅极电极10的下表面与FP电极20的上表面的距离变短，能够增大栅极-源极间电容CGS。另一方面，为了抑制角C1及C2处的电场集中，位于FP电极20的角C1及C2的上方的区域11b不宜接近FP电极20而设置。
关于这方面，根据图10(a)所示的方式，通过使区域11a位于比区域11b更靠下方，能够一边抑制角C1及C2处的电场集中，一边使栅极-源极间的电容更大。
如图10(b)所示，区域11a也可以朝向下方呈凸状弯曲。或者，也可以为，区域11a的一部分为平坦，另外一部分朝向下方弯曲。同样地，区域11b也可以朝向下方呈凸状弯曲。
在图11(a)所示的例子中，区域11a位于比区域11b更靠上方。而且，在图11(b)所示的例子中，区域11a位于比图11(a)所示的例子进而更上方。
此外，图11(b)所示的构造可在以下情况下获得，即，例如在图4～图6所示的步骤中，使绝缘层IL1与IL3的蚀刻速率的差比绝缘层IL4与绝缘层IL3的蚀刻速率的差大，以保留绝缘层IL4的一部分的方式去除绝缘层IL1、IL3及IL4。
在此情况下，如图11(b)所示，栅极电极10与FP电极20之间的绝缘部32除第1绝缘部分32a及第2绝缘部分32b以外，还具有第3绝缘部分32c。第3绝缘部分32c在Z方向上位于第2绝缘部分32b与栅极电极10之间。而且，第3绝缘部分32c比第1绝缘部分32a及第2绝缘部分32b含有更多的硼及磷。
在图12(a)所示的例子中，区域11a朝向下方呈凸状弯曲，并且FP电极20的上表面21也朝向下方呈凸状弯曲。在此情况下，栅极电极10与FP电极20之间的第1绝缘部分32a及第2绝缘部分32b也朝向下方呈凸状弯曲。
在图12(b)所示的例子中，区域11a及上表面21朝向下方呈凸状折曲。并且，第1绝缘部分32a及第2绝缘部分32b也朝向下方呈凸状折曲。
这样一来，FP电极20的上表面21或绝缘部32的各部分的形状能够适当变更。
此外，在图12(a)及(b)所示的例子的情况下，FP电极20的角C1及C2处的电场集中变得更强。但是，根据本实施方式，凹部R1及R2分别位于角C1及C2之上，因此能够适当地缓和这两个角的电场集中。
关于以上所说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描型静电电容显微镜)进行确认。此外，各半导体区域中的载流子浓度可视为与各半导体区域中活化的杂质浓度相等。因此，关于各半导体区域之间的载流子浓度的相对高低，也可以使用SCM进行确认。
而且，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质谱法)进行测定。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。关于实施方式中所包含的例如n-型半导体区域1、p型基极区域2、n+型源极区域3、n+型漏极区域4、栅极电极10、场板电极20、绝缘部31～33、栅极绝缘部35、漏极电极40、源极电极41等各要素的具体构成，本领域技术人员能够从公知的技术中适当选择。这些实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及其均等的范围内。而且，所述各实施方式能够相互组合而实施。

Claims (9)

1.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，具有沿着与从所述第1半导体区域朝向所述第2半导体区域的方向垂直的第1方向平坦的上表面，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，设置在所述第2绝缘部之上，具有下表面及第1侧面，
所述下表面具有朝向上方凹陷的第1凹部及第2凹部、以及在所述第1方向上位于所述第1凹部与所述第2凹部之间且沿着所述第1方向平坦的第1区域，
所述第1侧面在所述第1方向上隔着栅极绝缘部与所述第2半导体区域对向，
所述第1凹部在所述第1方向上位于所述第2凹部与所述第1侧面之间，所述第1凹部与所述第2凹部之间的所述第1方向上的距离，比所述第1侧面与所述第1凹部之间的所述第1方向上的距离长；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第1电极还具有第2侧面及与所述第2侧面为相反侧的第3侧面，
所述上表面与所述第2侧面之间的第1角在上下方向上和所述第1凹部并排，
所述上表面与所述第3侧面之间的第2角在上下方向上和所述第2凹部并排。
3.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，设置在所述第2绝缘部之上，具有下表面及第1侧面，
所述下表面具有朝向上方凹陷的第1凹部及第2凹部、以及在与从所述第1半导体区域朝向所述第2半导体区域的方向垂直的第1方向上位于所述第1凹部与所述第2凹部之间的第1区域，
所述第1侧面在第1方向上隔着栅极绝缘部与所述第2半导体区域对向，
所述第1凹部在所述第1方向上位于所述第2凹部与所述第1侧面之间，所述第1凹部与所述第2凹部之间的所述第1方向上的距离，比所述第1侧面与所述第1凹部之间的所述第1方向上的距离长；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接；
所述第1电极具有上表面、第2侧面、与所述第2侧面为相反侧的第3侧面、所述上表面与所述第2侧面之间的第1角、以及所述上表面与所述第3侧面之间的第2角，
所述第1凹部的最上位点的所述第1方向上的位置处于所述第1角的所述第1方向上的第1位置与所述第2角的所述第1方向上的第2位置之间，或者与所述第1位置相同，
所述第2凹部的最上位点的所述第1方向上的位置处于所述第1位置与所述第2位置之间，或者与所述第2位置相同，
所述第1电极与所述第1凹部的所述最上位点之间的距离及所述第1电极与所述第2凹部的所述最上位点之间的距离，比所述第1电极与所述第1区域之间的距离长。
4.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，设置在所述第2绝缘部之上，具有下表面及第1侧面，
所述下表面设置有朝向上方凹陷的第1凹部及第2凹部，
所述第1侧面在第1方向上隔着栅极绝缘部与所述第2半导体区域对向，
所述第1凹部在所述第1方向上位于所述第2凹部与所述第1侧面之间，所述第1凹部与所述第2凹部之间的所述第1方向上的距离，比所述第1侧面与所述第1凹部之间的所述第1方向上的距离长；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接；
所述第2绝缘部具有第1绝缘部分及第2绝缘部分，
所述第2绝缘部分设置在所述栅极电极与所述第1绝缘部分之间，且介电常数高于所述第1绝缘部分。
5.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，设置在所述第2绝缘部之上，具有下表面及第1侧面，
所述下表面设置有朝向上方凹陷的第1凹部及第2凹部，
所述第1侧面在第1方向上隔着栅极绝缘部与所述第2半导体区域对向，
所述第1凹部在所述第1方向上位于所述第2凹部与所述第1侧面之间，所述第1凹部与所述第2凹部之间的所述第1方向上的距离，比所述第1侧面与所述第1凹部之间的所述第1方向上的距离长；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接；
所述第2绝缘部具有第1绝缘部分及第2绝缘部分，
所述第2绝缘部分设置在所述栅极电极与所述第1绝缘部分之间，且比所述第1绝缘部分含有更多的硼。
6.根据权利要求4或5所述的半导体装置，其特征在于：
所述第2绝缘部分具有朝向上方突出的第1突出部及第2突出部，
所述第1突出部设置在所述第1凹部中，
所述第2突出部设置在所述第2凹部中。
7.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，具有设置有朝向上方凹陷的凹部的下表面，设置在所述第2绝缘部之上，在第1方向上隔着栅极绝缘部与所述第2半导体区域对向，所述凹部在上下方向上和所述第1电极的上表面与所述第1电极的侧面之间的角并排；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接；
所述第2绝缘部具有第1绝缘部分及第2绝缘部分，
所述第2绝缘部分设置在所述栅极电极与所述第1绝缘部分之间，且介电常数高于所述第1绝缘部分。
8.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置在所述第1半导体区域之上；
第1导电型的第3半导体区域，设置在所述第2半导体区域之上；
第1电极，隔着第1绝缘部设置在所述第1半导体区域中；
第2绝缘部，设置在所述第1电极之上；
栅极电极，具有设置有朝向上方凹陷的凹部的下表面，设置在所述第2绝缘部之上，在第1方向上隔着栅极绝缘部与所述第2半导体区域对向，所述凹部在上下方向上和所述第1电极的上表面与所述第1电极的侧面之间的角并排；以及
第2电极，设置在所述第2半导体区域之上及所述第3半导体区域之上，与所述第2半导体区域、所述第3半导体区域及所述第1电极电连接；
所述第2绝缘部具有第1绝缘部分及第2绝缘部分，
所述第2绝缘部分设置在所述栅极电极与所述第1绝缘部分之间，且比所述第1绝缘部分含有更多的硼。
9.一种半导体装置的制造方法，其特征在于：
对于具有在上表面形成有第1沟槽的第1半导体层、
沿着所述第1沟槽的内壁设置的第1绝缘层、
在所述第1绝缘层之上设置在所述第1沟槽内的下部的第1电极、及
设置在所述第1电极的上表面的第2绝缘层的半导体衬底，沿着所述第1绝缘层及所述第2绝缘层的表面，形成蚀刻速率低于所述第1绝缘层的第3绝缘层，
在所述第2绝缘层之上形成蚀刻速率高于所述第3绝缘层的第4绝缘层并嵌入所述第1沟槽；
去除所述第1绝缘层的一部分、所述第3绝缘层的一部分及所述第4绝缘层的至少一部分，在位于所述第2绝缘层之上的所述第3绝缘层的另外一部分的上表面，形成朝向上方突出的第1突出部及第2突出部；且
在所述第2绝缘层及所述第3绝缘层的所述另外一部分之上形成栅极电极。
CN201710377247.9A 2016-09-16 2017-05-25 半导体装置及其制造方法 Active CN107833919B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016182023A JP6649216B2 (ja) 2016-09-16 2016-09-16 半導体装置およびその製造方法
JP2016-182023 2016-09-16

Publications (2)

Publication Number Publication Date
CN107833919A CN107833919A (zh) 2018-03-23
CN107833919B true CN107833919B (zh) 2021-06-25

Family

ID=61621311

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710377247.9A Active CN107833919B (zh) 2016-09-16 2017-05-25 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US9947751B2 (zh)
JP (1) JP6649216B2 (zh)
CN (1) CN107833919B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6744270B2 (ja) * 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
JP6864640B2 (ja) 2018-03-19 2021-04-28 株式会社東芝 半導体装置及びその制御方法
JP6970068B2 (ja) * 2018-09-14 2021-11-24 株式会社東芝 半導体装置
JP7370781B2 (ja) * 2019-09-24 2023-10-30 株式会社東芝 半導体装置
JP7317752B2 (ja) 2020-03-17 2023-07-31 株式会社東芝 半導体装置
JP7354035B2 (ja) 2020-03-19 2023-10-02 株式会社東芝 半導体装置
CN111524976B (zh) * 2020-04-28 2021-08-17 电子科技大学 一种低栅电荷的功率mos器件及其制造方法
CN111599866A (zh) * 2020-05-29 2020-08-28 电子科技大学 具有u型分离栅的低栅电荷功率mosfet器件及其制造方法
JP7404204B2 (ja) 2020-09-18 2023-12-25 株式会社東芝 半導体装置の製造方法
JP7474214B2 (ja) * 2021-03-17 2024-04-24 株式会社東芝 半導体装置
US20230207682A1 (en) * 2021-12-23 2023-06-29 Vanguard International Semiconductor Corporation Semiconductor device and method forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578689A (zh) * 2005-06-29 2009-11-11 飞兆半导体公司 用于形成屏蔽栅极场效应晶体管的结构和方法
CN103295907A (zh) * 2012-02-29 2013-09-11 株式会社东芝 半导体装置及其制造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
US5075823A (en) 1990-11-16 1991-12-24 Video One Systems Ltd. Color correcting system for fluorescent lighting
JP2946920B2 (ja) * 1992-03-09 1999-09-13 日本電気株式会社 半導体装置の製造方法
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP2003017436A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3481934B1 (ja) * 2002-06-21 2003-12-22 沖電気工業株式会社 半導体記憶装置の製造方法
EP1986240B1 (en) * 2003-10-23 2016-03-09 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
JP2006202931A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
KR100719366B1 (ko) * 2005-06-15 2007-05-17 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
JP2008251825A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp 半導体記憶装置の製造方法
JP2008311260A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置の製造方法
US8097916B2 (en) * 2007-07-23 2012-01-17 Infineon Technologies Austria Ag Method for insulating a semiconducting material in a trench from a substrate
JP5283216B2 (ja) * 2008-07-31 2013-09-04 国立大学法人静岡大学 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
JP2013065774A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
JP2012080133A (ja) * 2012-01-23 2012-04-19 Hitachi Ltd 半導体装置の製造方法
US9029215B2 (en) * 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8642425B2 (en) * 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
WO2014115600A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
JP5784665B2 (ja) 2013-03-22 2015-09-24 株式会社東芝 半導体装置の製造方法
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
JP2016063004A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2016062981A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
JP6563639B2 (ja) * 2014-11-17 2019-08-21 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2016143786A (ja) * 2015-02-03 2016-08-08 株式会社東芝 半導体装置
DE102015202764B4 (de) * 2015-02-16 2018-05-30 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Graben-Halbleitervorrichtung mit einem Isolierblock in einem Halbleitergraben und Halbleitervorrichtung
JP6334438B2 (ja) * 2015-03-10 2018-05-30 株式会社東芝 半導体装置
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6605870B2 (ja) * 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置
DE102015215024B4 (de) * 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
JP2017038015A (ja) * 2015-08-12 2017-02-16 株式会社東芝 半導体装置
US9786770B1 (en) * 2016-10-06 2017-10-10 Nxp Usa, Inc. Semiconductor device structure with non planar slide wall

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578689A (zh) * 2005-06-29 2009-11-11 飞兆半导体公司 用于形成屏蔽栅极场效应晶体管的结构和方法
CN103295907A (zh) * 2012-02-29 2013-09-11 株式会社东芝 半导体装置及其制造方法

Also Published As

Publication number Publication date
US9947751B2 (en) 2018-04-17
JP6649216B2 (ja) 2020-02-19
US11011609B2 (en) 2021-05-18
CN107833919A (zh) 2018-03-23
US20180083110A1 (en) 2018-03-22
JP2018046253A (ja) 2018-03-22
US20180226473A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
CN107833919B (zh) 半导体装置及其制造方法
US9842925B2 (en) Insulated gate semiconductor device having a shield electrode structure and method
US9059284B2 (en) Semiconductor device
US8866220B2 (en) Semiconductor device
US20130134505A1 (en) Semiconductor device for power and method of manufacture thereof
US9842924B2 (en) Semiconductor device having an electrode that is in a peripheral trench region and at a same potential as a source electrode
US20140209999A1 (en) Semiconductor device
US20160079375A1 (en) Semiconductor device and method for manufacturing same
US9048215B2 (en) Semiconductor device having a high breakdown voltage
US20130248998A1 (en) Semiconductor device
US10872975B2 (en) Semiconductor device
US9324817B2 (en) Method for forming a transistor device having a field electrode
US20150364562A1 (en) Semiconductor device
JP2015159299A (ja) トレンチ金属酸化物半導体電界効果トランジスタ
JP2013509720A5 (zh)
US9614072B2 (en) Semiconductor device
US20220367713A1 (en) Vertical field effect transistor and method for the formation thereof
JP6970068B2 (ja) 半導体装置
CN114188416A (zh) 半导体装置及其制造方法
US20170154965A1 (en) Semiconductor Device
US10522620B2 (en) Semiconductor device having a varying length conductive portion between semiconductor regions
JP2024044148A (ja) 半導体装置、及び半導体装置の製造方法
JP2020113796A (ja) 半導体装置及びその製造方法
CN118676204A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant