TWI512982B - 具有低導通電阻值之高壓金氧半導體元件 - Google Patents

Description

具有低導通電阻值之高壓金氧半導體元件

本發明係有關於一種高壓金氧半導體元件，更特別地是利用多段式隔離元件設置在閘極結構下方，使得崩潰電壓提高時，可以改善高壓金氧半導體元件內之導通電阻值。

常見的半導體元件即為金氧半導體電晶體(MOS transistor,metal oxide semiconductor transistor)，這些金氧半導體電晶體係以高密度來製作於積體電路中。

其中側向擴散金氧半導體(LDMOS,lateral diffusion metal oxide semiconductor)為一種製作在積體電路中的高壓元件，而高壓元件往往被要求能夠承受較高的崩潰電壓(breakdown voltage)，並且可以在較低的源/汲極導通電阻值(Rdson)下操作。但較高的崩潰電壓通常需要較大的元件尺寸，如此將會同時提高源/汲極導通電阻值(Rdson)。

有鑒於發明背景中所述之提高崩潰電壓(breakdown voltage)時，其源/汲極導通電阻值(Rdson)也會隨之提高的問題，本發明的主要目的在於提供一種具有低導通電阻值之高壓金氧半導體元件(HVMOS,high voltage metal oxide semiconductor)，係在閘極結構下方、且鄰近於漂移區形成多段式之隔離元件，以藉由多段式隔離元件(multiple isolation device)來阻擋電流直接進入漂移區，且可以增加本體區至漂移區之間的長度，使得提高高壓金氧半導體元件之崩潰電壓提高時，其高壓金氧半導體元件基板內導通電阻值可以降低。

根據以上所述之目的，本發明揭露一種高壓金氧半導體元件，其包括：一基板；一多段式第一隔離元件，設置在基板內，且包含複數個段結構；一源極區及一汲極區，分別設置在多段式第一隔離元件之兩側；以及一閘極結構，設置在至少部份之多段式第一隔離元件之上方；藉由多段式第一隔離元件可以增加在閘極結構下方電流的流通路徑，使得在增加閘極結構之崩潰電壓時，在此區域之間的導通電阻值可以降低。

本發明還揭露一種半導體元件，其包括：一基板；一多段式第一隔離元件，設置在一閘極結構下方，且包含複數個段結構，其中部份多段式第一隔離元件與閘極結構重疊；及複數個第二隔離元件，設置在基板之兩側邊；藉由多段式第一隔離元件可以增加在閘極結構下方電流的流通路徑，使得在增加閘極結構之崩潰電壓時，在此通道之間的導通電阻值可以降低。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

本發明在此所探討的方向為一種高壓金氧半導體元件。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的高壓金氧半導體元件之結構及其製造步驟。顯然地，本發明的實行並未限定此高壓金氧半導體元件之技藝者所熟習的特殊細節，然而，對於本發明的較佳實施例，則會詳細描述如下。除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

圖1至圖6係根據本發明所揭露之改善高壓金氧半導體元件之方法之各步驟流程示意圖；圖7係根據本發明所揭露之技術，表示具有較厚之閘氧化層之高壓金氧半導體元件；圖8係表示具有雙閘極結構之高壓金氧半導體元件之示意圖；圖9A係表示具有不同區段之多段式第一隔離元件與崩潰電壓之關係示意圖；及圖9B係表示具有不同區段之多段式第一隔離元件與電流之關係示意圖。

首先請參考圖1，係提供一基板11，在此基板11係具有第一電性之基板11，一般多為p-型基板；接著在基板11上方形成氧化層12，在本發明中氧化層12可以是二氧化矽層(SiO₂ )。接著，利用光學微影製程，在基板11內形成一N-井區(N-well region) 80。緊接著，請參考圖2，首先，在氧化層12上形成一氮化層14；接著，在氮化層14上形成具有圖案化之光阻層(未在圖中表示)，然後以蝕刻的方式，移除部份氮化層14、氧化層12以及部份的基板11，在基板11內形成複數個第一溝渠結構16a、16b及複數個第二溝渠結構18a、18b。其中複數個第二溝渠結構18a、18b形成在複數個第一溝渠結構16a、16b之兩側邊。第一溝渠結構16a、16b及第二溝渠結構18a、18b可能會因為橫向的尺寸不同而造成深度的不同。圖中溝渠僅為示意，並不代表真實的尺寸或深度。

接著，將介電材料(dielectric material)填入複數個第一溝渠結構16a、16b及複數個第二溝渠結構18a、18b內，並覆蓋氮化層14表面。接著，以氮化層14做為平坦化製程(未在圖中表示)的終止層，利用平坦化製程將多餘的介電材料移除；接著，再將氮化層14及氧化層12移除，使得在基板11內形成一個具有第一段結構161a及第二段結構161b之第一隔離元件161以及複數個第二隔離元件181a、181b。另外，如圖3所示，在此實施例中，第一隔離元件161及第二隔離元件181a、181b可以是淺溝渠隔離元件(STI,shallow trench isolation)。要說明的是，在另一個可選擇的實施例中，可以在基板11內形成第一隔離元件161及第二隔離元件181a、181b之後，再形成N-井區80。

在此要說明的是，第一隔離元件161之每一段結構161a、161b的高寬比係大於每一第二隔離元件181a、181b的高寬比，而第一隔離元件161之每一段結構161a、161b之高寬比可以相同或是不同。第一隔離元件161係以多段方式形成在基板11內，為了簡化，在本案中以具有二個段結構第一隔離元件161進行說明。另外，如圖4A～4D所示，可依多種方式配置第一隔離元件161之段結構161a、161b在基板11內。如圖4A所表示，兩段結構均為連續結構；而圖4B及圖4C係表示非連續之段結構與連續之段結構交互、且彼此電性分離的形成在基板11內；或是如圖4D所示，多段式第一隔離元件之段結構均為非連續之段結構，而這些非連續之段結構彼此交錯排列，但是彼此電性分離以形成在基板11內。在此，將第一隔離元件161之段結構161a、161b以連續或非連續交互或交錯設置的目的在於：在增加閘極崩潰電壓時，可以藉由多段式隔離元件的結構來增加電流的流通路徑，避免電流直接由本體區(未在圖中表示)直接進入漂移區(未在圖中表示)，因此可以降低導通電阻值。

接著，請參考圖5，利用半導體製程技術，於基板11上形成閘極結構30，其形成閘極結構30之步驟包含：在基板11上形成一閘氧化層(gate oxide layer)30a、且覆蓋多段式第一隔離元件161及複數個第二隔離元件181a、181b；接著，一多晶矽層(polysilicon layer)30b形成在閘氧化層30a上。在此實施例中，閘氧化層30a的材料可以是二氧化矽。接著，執行另一次半導體之微影、蝕刻製程：首先係在多晶矽層30b上方形成具有閘極結構30圖案之圖案化光阻層(未在圖中表示)；接著，進行蝕刻步驟，由上而下依序移除部份多晶矽層30b及閘氧化層30a，移除該圖案化光阻層之後係在基板11上方形成一閘極結構30。其中，閘極結構30係與在基板11內部份多段式第一隔離元件161重疊。

接著同樣參考圖5，利用閘極結構30為遮罩(mask)，係摻雜具有第二導電性之離子在基板11內以形成具有第二電性之源極區/汲極區(source/drain) 40a、40b。接著，以沉積的方式將氧化層或氮化物層(未在圖中表示)，例如，二氧化矽或氮化矽，形成在閘極結構30及基板11之表面上，接著利用蝕刻的方式，移除部份的氧化層以形成間隙壁(spacer) 32在閘極結構30之側壁上，如圖6所示。

接著，同樣請參考圖6，係利用閘極結構30及間隙壁32做為遮罩，利用離子植入的方式，植入具有第一電性之離子在基板11內之源極區40a與第二隔離元件181a之間，以形成具有第一電性之第一本體區(body) 50。接著，同樣以閘極結構30及間隙壁32做為遮罩，再利用離子植入的方式，植入具有第二電性之離子，在基板11內分別形成具有較高離子濃度之第二本體區60及一漂移區(drift region) 70，且其離子之電性與源極區/汲極區40a、40b相同，但是離子濃度比源極區/汲極區40a、40b高。其中，第二本體區60係形成在第一本體區50、源極區40a的下方，且環繞部份第二隔離元件181a；另外，漂移區70係形成在汲極區40b的下方，且環繞部份多段式第一隔離元件161之第二段結構161b與部份第二隔離元件181b。

緊接著，同樣參考圖6，再一次利用離子植入步驟在基板11內較深的位置，植入具有第二電性之離子，以形成一井區(well region)80，該井區80環繞多段式第一隔離元件161、第二隔離元件181a、181b、且包覆第二本體區60以及漂移區70，以完成一高壓金氧半導體元件10。然後，再將一金屬層30c形成在閘極結構30之多晶矽層30b上，其形成步驟包括：先沉積一層金屬層(未在圖中表示)在閘極結構30之多晶矽層30b上以及在源極區/汲極區(source/drain) 40a、40b上所曝露的矽基板10表面上；執行一退火步驟使得金屬層與閘極結構30之多晶矽層30b所曝露之表面以及與源極區/汲極區(source/drain) 40a、40b上所曝露的矽基板10表面進行反應而形成金屬矽化物；接著，移除未反應的金屬層；以及最後，再進行退火製程使得矽化物相轉變為具有低阻值之相。在此，矽化金屬層30c的材料可以是矽化鎢(WSi_x )、矽化鈷、矽化鎳、矽化鈦等。

另外，為了要在基板11上形成較厚的閘氧化層在形成側向擴散金氧半導體元件的製程中，必需要藉由額外的製程才能達到。然而，在本發明的另一實施例中，在基板11上所形成之高壓金氧半導體元件10可以包括側向擴散金氧半導體元件及完全空乏型金氧半導體元件(未在圖中表示)。因此，基板11係分成兩個區域(未在圖中表示)，一個區域係形用以形成側向擴散金氧半導體元件，而另一區域係用以形成完全空乏型金氧半導體元件(FDMOS)。在完全空乏型金氧半導體元件中，其閘極(未在圖中表示)及汲極(未在圖中表示)需要承受較高的操作電壓，因此，須要較厚的閘氧化層(未在圖中表示)來承受所施加的高壓。因此，在基板11上形成側向擴散金氧半導體元件的區域中，為了要有較厚的閘氧化層來承受所施加的高壓，可以在以完全空乏型金氧半導體製程形成閘氧化層時，也同時在基板11的另一區域上形成閘氧化層31a，且此閘氧化層31a的厚度比利用側向擴散金氧半導體製程所形成的閘氧層30a的厚度要厚，如圖7所示。因此，具有較厚厚度的閘氧化層31a也有助於改善源/汲極導通電阻值(Rdson)。此外，此閘氧化層31a也同時形成在多段式第一隔離元件161之第一段結構161a與第二段結構161b之間。

根據以上所述之步驟可以得到一高壓金氧半導體元件，如圖6或圖7所示，由於本案在第一隔離元件161所設計的多段式結構，可以對電場產生擾動而得到較大的崩潰電壓(breakdown voltage)，但又因多段式隔離元件的實質長度較短而降低在此區域之間的導通電阻值。在本發明中，高壓金氧半導體元件10可以是側向擴散金氧半導體元件。

另外，在本發明中還揭露另一種同樣可以進行操作的相似結構，如圖8所示。在圖8中，係在基板11上同時形成雙閘極結構30、90之高壓金氧半導體元件，在此高壓金氧半導體元件中，係將主動區域(active region)設置在汲極區40b及通道(channel)之間，使得當具有較高的崩潰電壓時，藉由在第二本體區60與漂移區70之間設置具有複數個段結構190a~190f之多段式第一隔離元件190，同樣可以有益於在高的崩潰電壓的條件下有較低的導通電阻值。在此，其製程步驟以及元件之功能均與前述相同，不再多加贅述。

此外，要說明的是，在本發明所揭露之多段式第一隔離元件雖然僅以兩個段結構做為說明，但是在本發明在以下將針對具有單一段結構之第一隔離元件、分成二個段結構之多段式第一隔離元件、分成三個段結構之多段式第一隔離元件及分成四個段結構之多段式第一隔離元件的崩潰電壓及電流做比較，俾說明段結構數目之影響。

請參考圖9A，在圖9A中菱形符號是表示在第二本體區60與漂移區70之間之隔離元件為單一段結構時，其崩潰電壓只能在42.5伏特以下；矩形符號是表示當第二本體區60與漂移區70之間的隔離元件具有三個段結構時，其崩潰電壓可以提高到接近43伏特，相對於在第二本體區60與漂移區70之間僅有單一段結構之隔離元件之高壓金氧半導體元件而言，其崩潰電壓已經可以提高0.5伏特；接著，三角形符號是表示當第二本體區60與漂移區70之間的隔離元件具有四個段結構時，其崩潰電壓可以提高到43伏特左右；以及圓形符號是表示當第二本體區60與漂移區70之間的隔離元件具有五個段結構時，其崩潰電壓可以提高到43伏特以上。

因此，很明顯的可以得到，當設置在第二本體區60與漂移區70之間的隔離元件分成愈多區段時，可以提高其崩潰電壓，因此，高壓金氧半導體元件可以承受較高的崩潰電壓，而可以廣泛應用於需要高壓的電子產品。

另外，請參考圖9B，菱形符號是表示當第二本體區60與漂移區70之間之隔離元件為單一段結構時，其電流值是接近2.55x10^-4 安培(A)；正方形符號是表示當第二本體區60與漂移區70之間的隔離元件是具有三個段結構時，其電流值是大於2.55x10^-4 安培；三角形符號是表示當第二本體區60與漂移區70之間的隔離元件具有四個段結構時，其電流值是接近2.6x10^-4 安培；以及圓形符號是表示當第二本體區60與漂移區70之間的隔離元件具有五個段結構時，其電流值是大於2.63x10^-4 安培。

因此，很明顯的可以得到，當第二本體區60與漂移區70之間的隔離元件分成愈多區段時，其電流愈高相對地該在第二本體區60與漂移區70之間的電阻值也愈低。而藉由改變第二本體區60與漂移區70之間隔離元件的結構，可以達到提高崩潰電壓而降低導通電阻值，不需要改變製程，僅需要在形成隔離元件時，在光阻上改變隔離元件的圖案，即可以利用原來的高壓金氧半導體元件的製程來完成。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．高壓金氧半導體元件

1．．．基板

12．．．氧化層

14．．．氮化層

16a、16b．．．第一溝渠結構

18a、18b．．．第二溝渠結構

161．．．第一隔離元件

161a、161b．．．第一隔離元件之段結構

181a、181b．．．第二隔離元件

30、90．．．閘極結構

30a、31a．．．閘氧化層

30b．．．多晶矽層

30c．．．矽化金屬層

32．．．間隙壁

40a．．．源極區

40b．．．汲極區

50．．．第一本體區

60．．．第二本體區

70．．．漂移區

80．．．井區

190．．．隔離元件

190a~190f．．．隔離元件之段結構

圖1係根據本發明所揭露之技術，表示在基板上具有氧化層之示意圖；

圖2係根據本發明所揭露之技術，表示利用蝕刻步驟在基板內形成複數個溝渠結構之示意圖；

圖3係根據本發明所揭露之技術，表示將介電材料填充在溝渠結構內，以形成多段式第一隔離元件及複數個第二隔離元件；

圖4A至圖4D係根據本發明所揭露之技術，表示多段式第一隔離元件各種排列配置之俯視圖；

圖5係根據本發明所揭露之技術，係在基板上形成閘極結構及在基板內形成源極/汲極區之示意圖；

圖6係根據本發明所揭露之技術，係在基板內以離子植入方式形成第一本體區及漂移區以完成一高壓金氧半導體元件之示意圖；

圖7係根據本發明所揭露之技術，表示具有較厚之閘氧化層之高壓金氧半導體元件之示意圖；

圖8係根據本發明所揭露之技術，表示具有雙閘極結構之高壓金氧半導體元件之示意圖；

圖9A係根據本發明所揭露之技術，表示具有不同區段之多段式第一隔離元件與崩潰電壓之關係示意圖；及

圖9B係根據本發明所揭露之技術，表示具有不同區段之多段式第一隔離元件與電流之關係示意圖。

10．．．高壓金氧半導體元件

11．．．基板

161．．．第一隔離元件

161a、161b．．．段結構

181a、181b．．．第二隔離元件

30．．．閘極結構

30a．．．閘氧化層

30b．．．多晶矽層

30c．．．矽化金屬層

32．．．間隙壁

40a．．．源極區

40b．．．汲極區

50．．．第一本體區

60．．．第二本體區

70．．．漂移區

80．．．井區

Claims (19)

1. 一種高壓金氧半導體元件，包括：一基板；一多段式第一隔離元件，設置在該基板內，且包含複數個段結構；一源極區及一汲極區，分別設置在該多段式第一隔離元件之兩側；以及一閘極結構，設置在至少部分之該多段式第一隔離元件之上方，其中該多段式第一隔離元件之一段結構完全位於該閘極結構下方。
2. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中更包含複數個第二隔離元件，設置在該基板內。
3. 如申請專利範圍第2項所述之高壓金氧半導體元件，其中該多段式第一隔離元件及該些第二隔離元件為淺溝渠隔離元件(STI,shallow trench isolation)。
4. 如申請專利範圍第2項所述之高壓金氧半導體元件，其中該多段式第一隔離元件之每一段結構之高寬比大於每一該第二隔離元件。
5. 如申請專利範圍第2項所述之高壓金氧半導體元件，更包含一第一本體區，設置在該源極區與部份該些第二隔離元件之間。
6. 如申請專利範圍第2項所述之高壓金氧半導體元件，更包含一第二本體區，設置在該閘極結構下方且環繞該源極區。
7. 如申請專利範圍第2項所述之高壓金氧半導體元件，更包含一漂移區，設置在部份該多段式第一隔離元件及部份該些第二隔離元件之間，並環繞具有該第二電性之該汲極區。
8. 如申請專利範圍第2項所述之高壓金氧半導體元件，更包含一井區，設置在該基板內且環繞該多段式第一隔離元件與部份該些第二隔離元件。
9. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中該多段式第一隔離元件之每一段結構之高寬比相同。
10. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中該多段式第一隔離元件之段結構以非連續式與連續式交互設置在該基板內。
11. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中該多段式第一隔離元件之段結構以非連續式且以交錯排列的方式設置在該基板內。
12. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中在該多段式第一隔離元件之兩段結構間還包含一閘氧化層。
13. 如申請專利範圍第1項所述之高壓金氧半導體元件，更包含一間隙壁設置在該閘極結構之一側壁上。
14. 一種半導體元件，包括：一基板；一多段式第一隔離元件，設置在一閘極結構下方，且包含複數個段結構，其中該多段式隔離元件之一段結構完全位於該閘極結構下方，且部份該多段式第一隔離元件與該閘極結構重疊；及複數個第二隔離元件，設置在該基板之兩側邊。
15. 如申請專利範圍第14項所述之半導體元件，其中該多段式第一隔離元件及該些第二隔離元件為淺溝渠隔離元件(STI,shallow trench isolation)。
16. 如申請專利範圍第14項所述之半導體元件，其中該多段式第一隔離元件之每一段結構之高寬比大於每一該第二隔離元件之高寬比。
17. 如申請專利範圍第14項所述之半導體元件，其中該多段式第一隔離元件之每一段結構之高寬比相同。
18. 如申請專利範圍第14項所述之半導體元件，其中該多段式第一隔離元件之段結構以非連續式與連續式交互設置在該基板內。
19. 如申請專利範圍第14項所述之半導體元件，其中該多段式第一隔離元件之段結構以非連續式且以交錯排列的方式設置在該基板內。