KR20010081707A - 파워온 리셋 회로 - Google Patents

Abstract

본 발명은 파워온 리셋 회로에 관한 것으로, 종래 기술에 있어서 전원전압의 상승시간(rising time)이 알씨(RC)의 시정수보다 클 경우 파워온리셋신호는 전원전압의 변화를 따라가게 됨은 물론, 노이즈에 의해 전원전압이 흔들릴 경우 파워온리셋신호도 그에 기인하여 이상 출력되어 이를 개선하기 위해 저항값과 커패시터의 용량을 늘려 알씨(RC)의 시정수를 크게 해야 함으로써, 저항값과 커패시터의 용량의 증가에 따라 회로의 집적도가 떨어지고 이상 출력된 파워온리셋신호에 의해 내부회로가 오동작하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 트랜지스터의 임계전압의 조절에 의해 전원전압이 소정 레벨에 도달할 때까지 파워온리셋신호의 레벨을 유지하는 회로를 제공하여, 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 소정 레벨로 안정화된 파워온리셋신호를 출력함으로써, 전원전압의 변화에 관계없이 내부회로를 안정되게 구동할 수 있음과 아울러 칩 설계시 커패시터 및 저항을 사용하여 파워온리셋신호를 생성하는 경우보다 시스템 설계 상의 집적도를 향상하는 효과가 있다.

Description

파워온 리셋 회로{POWER ON RESET CIRCUIT}

본 발명은 파워온 리셋(Power-On Reset) 회로에 관한 것으로, 특히 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력하는 파워온 리셋 회로에 관한 것이다.

일반적으로, 파워온 리셋(Power-On Reset) 회로를 내장한 칩은 그 칩을 이용하는 시스템으로부터 전원전압을 공급받아 구동되는데, 이때 파워온 리셋 회로는 전원전압의 상승속도(rising speed)의 특성에 따라 달리 설계된다.

이는 전원전압의 상승속도에 비해 파워온 리셋 회로의 속도가 느리게 설계되었을 경우, 외부의 노이즈에 의해 전원전압이 순간적으로 드롭(drop)하게 되면 파워온 리셋 회로가 드롭시의 속도를 따라 가지 못해 비정상적으로 동작하게 되기 때문이다.

도1은 종래 파워온 리셋 회로의 회로도로서, 이에 도시된 바와 같이 일측에 전원전압(Vdd)이 인가되는 저항(R1)과; 일측에 상기 저항(R1)의 타측이 접속되는 커패시터(C1)와; 입력단에 상기 저항(R1)과 커패시터(C1)의 공통접점이 접속되는 인버터(INV1)와; 입력단에 상기 인버터(INV1)의 출력단이 접속되는 인버터(INV2)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.

시스템(미도시)에 전원전압(Vdd)이 인가된 후 초기에 전원전압(Vdd)이 상승함에 따라 노드(N1)의 전압 또한, 저항(R1)과 커패시터(C1)의 시정수(time constant)에 따라 상승하게 된다.

그리고, 노드(N1)의 전압이 상승에 따라 인버터(INV1)의 출력인 노드(N2)의 전압은 도2의 (a)와 같이 초기에 전원전압(Vdd)과 같은 파형으로 증가하다가, 상기 노드(N1)의 전압이 상기 인버터(INV1)의 임계전압(threshold voltage)에 도달하면 상기 노드(N2)의 전압은 접지전압(gnd)이 된다.

이때, 인버터(INV2)의 출력(POR)은 초기에 접지전압(gnd)을 나타내다가 상기 노드(N2)의 전압이 접지전압(gnd)으로 되면 상기 노드(N2)의 전압을 반전하여 "고전위"의 파워온리셋신호(POR)로 되고, 이때 상기 파워온리셋신호(POR)는 도2의 (b)와 같이 전원전압(Vdd)과 동일한 레벨이 된다.

즉, 전원전압(Vdd)이 인가된 직후에는 인버터(INV2)에서 "저전위"의 파워온리셋신호(POR)를 출력하다가 소정 시간이 경과한 후에 "고전위"의 파워온리셋신호(POR)를 출력하게 된다.

여기서, 상기 인버터(INV1)의 임계전압은 가능한 한 높게 설정되어야 하는데, 이는 동일한 알씨(RC)일 때라도 전원전압(Vdd)이 안정한 레벨에 도달했을 때 상기 인버터(INV1)를 스위칭하기 위해서 이다.

한편, 도4는 종래 파워온 리셋 회로의 다른 예의 회로도로서, 이에 도시된 바와 같이 일측에 전원전압(Vdd)이 인가되는 커패시터(C2)와; 일측에 상기 커패시터(C2)의 타측이 접속되는 저항(R2)과; 입력단에 상기 커패시터(C2)와 저항(R2)의 공통접점이 접속되는 인버터(INV3)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.

종래 파워온 리셋 회로의 다른 예의 일반적인 동작은 상기 예와 동일하다.

다만, 시스템(미도시)에 전원전압(Vdd)이 인가된 후 전원전압(Vdd)이 상승하기 시작할 때 초기에 커패시터(C2)가 충전이 되어 있지 않아 도5의 (a)와 같이 노드(N3)의 전압이 전원전압(Vdd)과 같은 형태를 나타내지만, 그후 상기 커패시터(C2)가 서서히 충전되기 시작하면 상기 노드(N3)의 전압은 알씨(RC) 시정수에 따라 방전을 시작한다.

이때, 인버터(INV3)의 출력은 도5의 (b)와 같이 초기상태에서는 "저전위"의 파워온리셋신호(POR)를 유지하다가, 노드(N3)의 전압이 상기 인버터(INV3)의 임계전압에 도달하면 "고전위"로 된다.

즉, 전원전압(Vdd)이 인가된 직후에는 "저전위"의 파워온리셋신호(POR)가 출력되다가, 소정시간이 경과한 후에는 "고전위"의 파워온리셋신호(POR)가 출력된다.

여기서, 상기 인버터(INV3)의 임계전압은 가능한 한 낮게 설정되어 있어야 하는데, 이는 동일한 알씨(RC)일 때라도 전원전압(Vdd)이 안정한 레벨에 도달했을 때 상기 인버터(INV3)가 스위칭되도록 하기 위해서 이다.

그러나, 상기에서와 같이 종래의 기술에 있어서 전원전압의 상승시간(rising time)이 알씨(RC)의 시정수보다 클 경우 파워온리셋신호는 도3과 같이 전원전압의 변화를 따라가게 됨은 물론, 노이즈에 의해 전원전압이 흔들릴 경우 파워온리셋신호도 그에 기인하여 도6과 같이 이상 출력되어 이를 개선하기 위해 저항값과 커패시터의 용량을 늘려 알씨(RC)의 시정수를 크게 해야 함으로써, 저항값과 커패시터의 용량의 증가에 따라 회로의 집적도가 떨어지고 이상 출력된 파워온리셋신호에 의해 내부회로가 오동작하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력하도록 하는 파워온 리셋 회로를 제공함에 그 목적이 있다.

도1은 종래 파워온 리셋 회로의 회로도.

도2는 도1에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.

도3은 도1에서, 전원전압이 느리게 상승할 때 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.

도4는 종래 파워온 리셋 회로의 다른 예의 회로도.

도5는 도4에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.

도6은 도4에서, 전원전압이 흔들릴 때 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.

도7은 본 발명 파워온 리셋 회로의 회로도.

도8은 도7에서, 각 노드전압 및 파워온리셋신호의 파형을 보인 파형도.

***도면의 주요 부분에 대한 부호의 설명***

INV : 인버터 NM : 엔모스 트랜지스터

PM1∼PM5 : 피모스 트랜지스터

이와 같은 목적을 달성하기 위한 본 발명은 소스에 전원전압이 인가되는 제1피모스 트랜지스터와; 소스에 전원전압이 인가되고, 공통 접속된 게이트와 드레인에 상기 제1피모스 트랜지스터의 게이트가 접속되는 제2피모스 트랜지스터와; 게이트와 드레인이 공통으로 접속되어 상기 제2피모스 트랜지스터의 드레인에 직렬로 접속되는 다수의 피모스 트랜지스터와; 드레인에 상기 제1피모스 트랜지스터의 드레인이 접속되고, 게이트에 상기 다수의 피모스 트랜지스터의 종단 피모스 트랜지스터의 소스가 접속되는 엔모스 트랜지스터와; 입력단에 상기 제1피모스 트랜지스터와 엔모스 트랜지스터의 공통접점이 접속되는 인버터로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 파워온 리셋 회로의 회로도로서, 이에 도시한 바와 같이 소스에 전원전압(Vdd)이 인가되는 피모스 트랜지스터(PM1)와; 소스에 전원전압(Vdd)이 인가되고, 공통 접속된 게이트와 드레인에 상기 피모스 트랜지스터(PM1)의 게이트가 접속되는 피모스 트랜지스터(PM2)와; 게이트와 드레인이 공통으로 접속되어 상기 피모스 트랜지스터(PM2)의 드레인에 직렬로 접속되는 다수의 피모스 트랜지스터(PM3∼PM5)와; 드레인에 상기 피모스 트랜지스터(PM1)의 드레인이 접속되고, 게이트에 상기 피모스 트랜지스터(PM4)의 소스가 접속되는 엔모스 트랜지스터(NM)와; 입력단에 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM)의 공통접점이 접속되는 인버터(INV)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 상세히 설명한다.

시스템(미도시)에 전원전압(Vdd)이 인가된 후 초기에 전원전압(Vdd)이 피모스 트랜지스터(PM1∼PM5)의 임계전압(Vtp)보다 작을 경우 상기 각 피모스 트랜지스터(PM1∼PM5)는 모두 턴오프 상태가 된다.

그후, 전원전압(Vdd)이 상승하여 임계전압(Vtp)보다 커지게 되면 피모스 트랜지스터(PM5)만 턴온되고 다른 피모스 트랜지스터(PM1∼PM4)는 여전히 턴오프 상태가 된다.

그리고, 전원전압(Vdd)이 2배의 임계전압(Vtp)보다 커지면 피모스 트랜지스터 (PM4,PM5)만 턴온되고 다른 피모스 트랜지스터(PM1∼PM3)는 여전히 턴오프 상태가 되는데, 이와 같이 하여 전원전압(Vdd)이 4배의 임계전압(Vtp)이 되면 피모스 트랜지스터(PM2)까지 턴온되고 상기 피모스 트랜지스터(PM2)가 턴온됨과 동시에 피모스트랜지스터(PM1)도 턴온된다.

따라서, 전원전압(Vdd)이 접지전압(gnd)에서 소정 레벨에 도달할 때까지 상승하면 노드(ND1,ND2)의 전압은 도8과 같이 전원전압(Vdd)을 따라 상승하게 되지만, 노드(ND3)의 전압은 엔모스 트랜지스터(NM)의 게이트와 소스 사이의 커패시턴스 성분에 의해 전원전압(Vdd)을 따라 가지 못하고 서서히 증가하게 된다.

여기서, 전원전압(Vdd)이 소정 레벨에 도달하는 시점은 노드(ND3)의 전압이 상기 엔모스 트랜지스터(NM)의 임계전압에 도달하여 상기 엔모스 트랜지스터(NM)를 도통하게 되는 시점이다.

그리고, 전원전압(Vdd)이 피모스 트랜지스터(PM1,PM2)의 임계전압(Vtp)보다 커진 후부터 노드(ND4)의 전압은 빠르게 전원전압(Vdd)의 변화를 따라 가게 되며, 서서히 증가하던 노드(ND3)의 전압이 엔모스 트랜지스터(NM)의 임계전압보다 커져 상기 엔모스 트랜지스터(NM)가 턴온되면 상기 노드(ND4)의 전압은 접지전압(gnd)으로 떨어지게 된다.

따라서, 인버터(INV)의 출력 파워온리셋신호(POR)는, 도8과 같이 최초에 전원전압(Vdd)이 증가하여 노드(ND4)의 전압이 전원전압(Vdd)에 도달하기 전까지는 전원전압(Vdd)을 따라가다가 노드(ND4)의 전압이 전원전압(Vdd)의 변화값에 이르러 상기 인버터(INV)의 임계전압에 도달하면 접지전압(gnd)으로 떨어지고, 상기 노드(ND4)의 전압이 접지전압(gnd)으로 떨어지면 다시 상기 인버터(INV)의 출력 파워온리셋신호(POR)는 "고전위"로 되면서 전원전압(Vdd)을 따라 변화하게 된다.

이때, 상기 피모스 트랜지스터(PM1∼PM5)의 개수를 조절하거나 상기 각 피모스 트랜지스터(PM1∼PM5) 및 엔모스 트랜지스터(NM)의 임계전압을 조절하면 전원전압 (Vdd)이 소정 레벨에 도달할 때를 정하여 파워온리셋신호(POR)의 레벨을 유지할 수 있다.

이상에서 설명한 바와 같이 본 발명은 전원전압이 인가된 후 전원전압이 소정의 안정된 레벨에 도달할 때까지 트랜지스터의 임계전압을 이용하여 파워온리셋신호의 레벨을 유지하고, 이에 따라 전원전압이 빠르게 혹은 느리게 상승하거나 외부 노이즈에 의해 순간적인 전원전압의 드롭(drop)이 발생하더라도 안정된 파워온리셋신호를 출력함으로써, 전원전압의 변화에 관계없이 내부회로를 안정되게 구동할 수 있음과 아울러 칩 설계시 커패시터 및 저항을 사용하여 파워온리셋신호를 생성하는 경우보다 시스템 설계 상의 집적도를 향상하는 효과가 있다.

Claims (1)

1. 소스에 전원전압이 인가되는 제1피모스 트랜지스터와; 소스에 전원전압이 인가되고, 공통 접속된 게이트와 드레인에 상기 제1피모스 트랜지스터의 게이트가 접속되는 제2피모스 트랜지스터와; 게이트와 드레인이 공통으로 접속되어 상기 제2피모스 트랜지스터의 드레인에 직렬로 접속되는 다수의 피모스 트랜지스터와; 드레인에 상기 제1피모스 트랜지스터의 드레인이 접속되고, 게이트에 상기 다수의 피모스 트랜지스터의 종단 피모스 트랜지스터의 소스가 접속되는 엔모스 트랜지스터와; 입력단에 상기 제1피모스 트랜지스터와 엔모스 트랜지스터의 공통접점이 접속되는 인버터로 구성하여 된 것을 특징으로 하는 파워온 리셋 회로.