KR20010107001A - 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치 - Google Patents

모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20010107001A
KR20010107001A KR1020000028139A KR20000028139A KR20010107001A KR 20010107001 A KR20010107001 A KR 20010107001A KR 1020000028139 A KR1020000028139 A KR 1020000028139A KR 20000028139 A KR20000028139 A KR 20000028139A KR 20010107001 A KR20010107001 A KR 20010107001A
Authority
KR
South Korea
Prior art keywords
data input
output
output lines
precharge
input
Prior art date
Application number
KR1020000028139A
Other languages
English (en)
Inventor
김성율
장현순
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000028139A priority Critical patent/KR20010107001A/ko
Publication of KR20010107001A publication Critical patent/KR20010107001A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

여기에 개시되는 반도체 메모리 장치는 반도체 메모리 장치는 각각이 메모리 셀 어레이로부터 읽혀진 데이터를 입출력 라인들을 통해 받아들이는 입출력 멀티플렉서들과; 상기 입출력 멀티플렉서들에 각각 연결된 데이터 입출력 라인들과; 상기 데이터 입출력 라인들에 각각 연결된 입출력 감지 증폭기들과; 상기 데이터 입출력 라인들 각각에 연결되며, 비트 구조에 관계없이 상기 데이터 입출력 라인들을 인에이블 또는 프리챠지하는 제 1 프리챠지부 및; 상기 데이터 입출력 라인들 각각을 내부 전원 전압에 연결하는 제 2 프리챠지부를 포함한다.

Description

모든 데이터 입출력 라인들을 약하게 프리챠지하는 프리챠지 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING A PRECHARGE STRUCTURE IN WHICH ALL DATA INPUT/OUTPUT LINES ARE WEAKLY PRECHARGED}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 데이터 입출력 라인들을 프리챠지하는 회로를 구비한 다이나믹 랜덤 액세스 메모리 (dynamic random access memory, 이하 DRAM이라 칭함) 장치에 관한 것이다.
반도체 메모리 장치 특히 DRAM 장치는 메모리 셀들이 배치되는 코어 영역과 상기 셀들을 액세스하고 셀들로부터 읽혀진 데이터를 외부로 전송하기 위한 회로들을 포함한다. 잘 알려진 바와 같이, 셀과 외부 영역을 연결하는 연결 통로는 셀과 입출력 멀티플렉서를 연결하기 위한 라인 (이하, "입출력 라인"(IO line)이라 칭함), 입출력 멀티플렉서 (IOMUX)와 입출력 감지 증폭기 (IOSA)를 연결하기 위한 라인 (이하, "데이터 입출력 라인" (DIO line)이라 칭함), 입출력 감지 증폭기와 읽기 멀티플렉서를 연결하기 위한 라인 그리고 읽기 멀티플렉서와 출력 버퍼를 연결하기 위한 라인 (데이터 출력 라인(DO line)이라 불림)을 포함한다.
입출력 라인은 열 선택 라인 (column selection line, CSL)에 의해서 선택되는 트랜지스터를 통해 비트 라인 상에 실린 셀 데이터를 대응하는 입출력 멀티플렉서 (IOMUX)로 전달한다. 상기 입출력 멀티플렉서 (IOMUX)에는, 비록 도면에는 도시되지 않았지만, 하나의 데이터 입출력 라인 (DIO)에 대응하는 다수의 입출력 라인들 (IO)이 연결된다. 즉, 입출력 멀티플렉서 (IOMUX)는 하나의 데이터 입출력 라인 (DIO)에 대응하는 다수의 입출력 라인들 (IO) 중 하나를 상기 데이터 입출력 라인 (DIO)에 연결하기 위한 것이다. 데이터 입출력 라인 (DIO)은 대응하는 입출력 멀티플렉서 (IOMUX)에서 전달된 셀 데이터를 대응하는 입출력 감지 증폭기 (IOSA)까지 연결한다. 비트 라인 감지 증폭기 (미도시됨)의 사이즈는, 일반적으로, 작은 반면에 입출력 라인 (IO)과 데이터 입출력 라인 (DIO)의 로딩은 매우 크기 때문에, 데이터 입출력 라인 (DIO)의 끝에서 신호를 다시 한번 증폭하기 위하여 입출력 감지 증폭기 (IOSA)가 사용된다. 입출력 감지 증폭기 (IOSA)는 데이터 입출력 라인(DIO) 상에 전달된 셀 데이터를 충분히 하이 레벨 또는 로우 레벨로 변환하여 출력 버퍼로 전달한다.
DRAM 장치에 있어서, 한번에 외부로 전송할 수 있는 비트 폭 (bit width) (또는 비트 구조-bit organization)에 따라 내부의 각종 제어 신호들의 동작 방법은 달라진다. 일반적으로 데이터 입출력 라인들의 수는 최대 비트 폭에 맞도록 설계된다. 따라서, 최대 비트 폭보다 작은 비트 폭을 갖고 읽기/쓰기 동작이 수행되는 경우, 모든 데이터 입출력 라인들이 동작하는 것이 아니라 일부는 동작하고 일부는 프리챠지 상태로 유지된다.
도 1에는, 종래 기술에 따른 데이터 입출력 라인 프리챠지 구조를 보여주는 블록도가 도시되어 있다. 도 1을 참조하면, 입출력 멀티플렉서들 (IOMUX)은 대응하는 데이터 입출력 라인들 (DIO)을 통해 대응하는 입출력 감지 증폭기들 (IOSA)에 각각 연결된다. 여기서, 일 예로서, DRAM 장치가 ×16의 비트 구조를 갖는다고 가정하면, 데이터 입출력 라인들 (DIO)은 16개이다. 16개의 데이터 입출력 라인들은 4개의 그룹들로 구분되며, 각 그룹을 구성하는 4개의 데이터 입출력 라인들 (DIO)은 대응하는 프리챠지 회로들 (20)에 각각 연결된다. 각 프리챠지 회로 (20)의 일 예가 도 2에 도시되어 있다. 각 프리챠지 회로 (20)는 프리챠지 신호 발생기 (10)로부터 제공되는 대응하는 프리챠지 신호들 (PDIOP1-PDIOP4)에 따라 동작한다. 이에 대한 동작 설명은 다음과 같다.
DRAM 장치가 ×4의 비트 구조로 동작하는 경우, 프리챠지 신호 발생기 (10)는 4개의 그룹들 중 하나의 그룹 (선택된 데이터 입출력 라인들)에 대응하는 프리챠지 회로가 디세이블되도록 그리고 나머지 그룹들 (비선택된 입출력 라인들)에 대응하는 프리챠지 회로들이 인에이블되도록 프리챠지 신호들 (PDIO1-PDIOP4)을 발생한다. 이는 비선택된 데이터 입출력 라인들이 대응하는 프리챠지 회로들 (20)에 의해서 소정의 프리챠지 전압으로 충전되게 한다. 반면에, DRAM 장치가 ×16의 비트 구조로 동작하는 경우, 프리챠지 신호 발생기 (10)는 4개의 그룹들 각각에 대응하는 프리챠지 회로들 (20)이 모두 디세이블되도록 프리챠지 신호들 (PDIO1-PDIOP4)을 발생한다. 이는 모든 데이터 입출력 라인들 (DIO)이 대응하는 입출력 멀티플레서들 (IOMUX)의 출력 신호들을 대응하는 입출력 감지 증폭기들 (IOSA)로 전달함을 의미한다. 즉, 데이터 입출력 라인들 (DIO)은 프리챠지 회로들 (20)에 의해서 프리챠지되지 않는다.
이러한 데이터 입출력 라인 프리챠지 구조에 따르면, 각 그룹의 데이터 입출력 라인들을 프리챠지하기 위한 프리챠지 회로들 (20)은 DRAM 장치의 비트 구조에 따라 각각 별도의 제어 신호 즉, 프리챠지 신호에 의해서 제어되어야 한다. 이는 버스 개수의 증가 원인이 되며, 결국 칩 레이 아웃 면적이 증가될 수 있다.
따라서 본 발명의 목적은 비록 비트 구조가 변화되더라도 단지 하나의 프리챠지 신호만을 이용하여 모든 데이터 입출력 라인들을 프리챠지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 데이터 입출력 라인 프리챠지 구조를 보여주는 블록도;
도 2는 도 1의 프리챠지 회로를 보여주는 회로도; 그리고
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입출력 라인 프리챠지 구조를 보여주는 블록도이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 프리챠지 신호 발생 회로 12, 120, 140 : 프리챠지 회로
IOMUX : 입출력 멀티플렉서 IOSA : 입출력 감지 증폭기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 각각이 메모리 셀 어레이로부터 읽혀진 데이터를 입출력 라인들을 통해 받아들이는 입출력 멀티플렉서들과; 상기 입출력 멀티플렉서들에 각각 연결된 데이터 입출력 라인들과; 상기 데이터 입출력 라인들에 각각 연결된 입출력 감지 증폭기들과; 상기 데이터 입출력 라인들 각각에 연결되며, 비트 구조에 관계없이 상기 데이터 입출력 라인들을 인에이블 또는 프리챠지하는 제 1 프리챠지부 및; 상기 데이터 입출력 라인들 각각을 내부 전원 전압에 연결하는 제 2 프리챠지부를 포함한다.
이 실시예에 있어서, 상기 제 1 프리챠지부는 데이터 입출력 라인들의 그룹들에 각각 대응하는 복수 개의 프리챠지 회로들을 포함하며, 상기 프리챠지 회로들은 동일한 프리챠지 제어 신호에 의해서 제어된다.
이 실시예에 있어서, 상기 제 2 프리챠지부는 각각이 상기 내부 전원 전압과 대응하는 데이터 입출력 라인 사이에 연결된 복수 개의 PMOS 트랜지스터들을 포함하며, 상기 PMOS 트랜지스터들은 프리챠지 제어 신호에 의해서 대응하는 데이터 입출력 라인을 상기 내부 전원 전압과 약하게 연결한다.
(작용)
이와 같은 장치에 의해서, 각 그룹의 데이터 입출력 라인들을 프리챠지하기 위한 프리챠지 회로들이 단지 하나의 프리챠지 신호에 의해서 동작되도록 그리고 데이터 입출력 라인들 모두가 내부 전원 전압과 약하게 연결되도록 데이터 입출력 라인 프리챠지 회로가 구현될 수 있다.
(실시예)
이하 본 발명이 바람직한 실시예가 참조 도면에 의거하여 상세히 설명된다.
본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 데이터 입출력 라인 프리챠지 구조를 보여주는 블록도가 도 3에 도시되어 있다. 도 3에 있어서, 도 1의 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호를 병기한다.
도 3을 참조하면, 입출력 멀티플렉서들 (IOMUX)은 대응하는 데이터 입출력 라인들 (DIO)을 통해 대응하는 입출력 감지 증폭기들 (IOSA)에 각각 연결된다. 여기서, 일 예로서, DRAM 장치가 ×16의 비트 구조를 갖는다고 가정하면, 데이터 입출력 라인들 (DIO)은 16개이다. 16개의 데이터 입출력 라인들은 4개의 그룹들로 구분되며, 각 그룹을 구성하는 4개의 데이터 입출력 라인들 (DIO)은 대응하는 프리챠지 회로들 (120)에 각각 연결된다. 종래 기술과 달리, 본 발명에 따른 프리챠지 회로들 (20)은 프리챠지 신호 발생 회로 (100)로부터 제공되는 프리챠지 신호 (PDIOP)에 의해서 공통으로 제어된다. 본 발명의 프리챠지 회로들 (120) 각각은 도 2에 도시된 것과 동일한 회로로 구성될 것이다. 여기서, 상기 프리챠지 회로들 (120)은 제 1 프리챠지부를 구성한다.
본 발명에 따른 반도체 메모리 장치는 상기 데이터 입출력 라인들 (DIO)에 연결된 제 2 프리챠지부 (140)를 더 포함한다. 상기 제 2 프리챠지부 (140)는 내부 전원 전압 (IVC)과 대응하는 데이터 입출력 라인 (DIO) 사이에 연결되며 프리챠지 제어 신호 (VREFI)에 의해서 동시에 턴 온/오프되는 PMOS 트랜지스터들로 구성된다. 상기 제 2 프리챠지부 (140)는 상기 신호 (VREFI)에 응답하여 데이터 입출력 라인들 (DIO)을 항상 내부 전원 전압 (IVC)과 약하게 연결한다. 상기 신호 (VREFI)의 전압 레벨은 내부 TTL 기준 전압으로 사용되는 전압 레벨이며, PMOS 트랜지스터를 약하게 턴 온시킨다. 이때, 제 2 프리챠지부 (140)에 의한 데이터 입출력 라인들 (DIO)의 프리챠지 전위는 입출력 감지 증폭기 (IOSA)의 감지 동작에 영향을 미치지 않도록 매우 작게 설정된다.
회로 동작에 있어서, 모든 데이터 입출력 라인들이 사용되는 경우, 프리챠지 신호 발생 회로 (100)는 제 1 프리챠지부를 구성하는 프리챠지 회로들 (120)이 디세이블되도록 프리챠지 신호 (PDIOP)를 발생하며, 그 결과 데이터 입출력 라인들 (DIO) 모두는 플로팅 상태를 갖는다. 이와 동시에, 제 2 프리챠지부 (140)는 신호 (VREFI)에 응답하여 모든 데이터 입출력 라인들 (DIO)을 내부 전원 전압 (IVC)과 약하게 연결한다. 그러므로, 모든 데이터 입출력 라인들 (DIO)은 대응하는 입출력 감지 증폭기들 (IOSA)의 감지 동작에 영향을 미치지 않을 정도의 전압 레벨로 프리챠지된다.
상기한 바와 같이, 각 그룹의 데이터 입출력 라인들을 프리챠지하기 위한 프리챠지 회로들이 단지 하나의 프리챠지 신호에 의해서 동작되도록 그리고 데이터 입출력 라인들 모두가 내부 전원 전압과 약하게 연결되도록 데이터 입출력 라인 프리챠지 회로를 구성함으로써 프리챠지 회로에 사용되는 버스 개수를 줄일 수 있다.

Claims (3)

  1. 각각이 메모리 셀 어레이로부터 읽혀진 데이터를 입출력 라인들을 통해 받아들이는 입출력 멀티플렉서들과;
    상기 입출력 멀티플렉서들에 각각 연결된 데이터 입출력 라인들과;
    상기 데이터 입출력 라인들에 각각 연결된 입출력 감지 증폭기들과;
    상기 데이터 입출력 라인들 각각에 연결되며, 비트 구조에 관계없이 상기 데이터 입출력 라인들을 인에이블 또는 프리챠지하는 제 1 프리챠지부 및;
    상기 데이터 입출력 라인들 각각을 내부 전원 전압에 연결하는 제 2 프리챠지부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 프리챠지부는 데이터 입출력 라인들의 그룹들에 각각 대응하는 복수 개의 프리챠지 회로들을 포함하며, 상기 프리챠지 회로들은 동일한 프리챠지 제어 신호에 의해서 제어되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 프리챠지부는 각각이 상기 내부 전원 전압과 대응하는 데이터 입출력 라인 사이에 연결된 복수 개의 PMOS 트랜지스터들을 포함하며, 상기 PMOS 트랜지스터들은 프리챠지 제어 신호에 의해서 대응하는 데이터 입출력 라인을 상기내부 전원 전압과 약하게 연결하는 반도체 메모리 장치.
KR1020000028139A 2000-05-24 2000-05-24 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치 KR20010107001A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000028139A KR20010107001A (ko) 2000-05-24 2000-05-24 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000028139A KR20010107001A (ko) 2000-05-24 2000-05-24 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20010107001A true KR20010107001A (ko) 2001-12-07

Family

ID=19670096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000028139A KR20010107001A (ko) 2000-05-24 2000-05-24 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20010107001A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10711439B2 (en) 2017-02-08 2020-07-14 Viega Technology Gmbh & Co. Kg Flushing device for a sanitary device and toilet or urinal flush

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10711439B2 (en) 2017-02-08 2020-07-14 Viega Technology Gmbh & Co. Kg Flushing device for a sanitary device and toilet or urinal flush

Similar Documents

Publication Publication Date Title
US7619935B2 (en) Memory device with separate read and write gate voltage controls
US6144587A (en) Semiconductor memory device
US7289385B2 (en) Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method
US6768692B2 (en) Multiple subarray DRAM having a single shared sense amplifier
JP2011044214A (ja) 半導体メモリ及び半導体装置
US6282142B1 (en) Semiconductor memory device
KR100301036B1 (ko) 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
US6519198B2 (en) Semiconductor memory device
US20080144404A1 (en) Semiconductor memory device
US5715209A (en) Integrated circuit memory devices including a dual transistor column selection switch and related methods
US7002858B2 (en) Semiconductor memory device which selectively controls a local input/output line sense amplifier
KR20000009375A (ko) 기입 시간을 최소화하는 메모리장치 및 데이터 기입방법
JP2001143470A (ja) 半導体記憶装置
US6434079B2 (en) Semiconductor memory device for distributing load of input and output lines
KR100443911B1 (ko) 메모리 디바이스용 회로
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
KR20010107001A (ko) 모든 데이터 입출력 라인들을 약하게 프리챠지하는프리챠지 구조를 갖는 반도체 메모리 장치
KR20020057284A (ko) 반도체메모리장치의 입출력라인 프리차지 회로
KR100335118B1 (ko) 메모리 소자의 구동 회로
KR0157291B1 (ko) 전류센스앰프를 갖는 반도체 메모리 장치의 전류센싱회로
KR100574962B1 (ko) 반도체 메모리 장치의 데이터 입출력 회로
KR0172239B1 (ko) 데이타 복사방법 및 데이타 복사가 가능한 디램
JP2003168300A (ja) 半導体装置
KR100911900B1 (ko) 반도체 소자
KR20010048139A (ko) 반도체 메모리 장치의 비트 라인 센스 증폭기 제어방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination