CN102759952B - 嵌入式系统 - Google Patents

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Abstract

一种嵌入式系统包括一a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，还包括连接转换芯片，该连接转换芯片分别与ARM处理器和该N个外围处理器电连接，在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行输出转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一a位并行数据后发送至该ARM处理器。通过本发明的嵌入式系统，可以减少ARM处理器中断的频率，提高ARM处理器的处理效率。

Description

嵌入式系统
技术领域
本发明涉及一种嵌入式系统。
背景技术
随着半导体技术的飞速发展，ARM(Advanced RISC Machines，一类微处理器的通称)处理器的处理能力也越来越强，但是由于产品要求有完善的功能，而实现这些功能仅仅依靠ARM处理器的片上资源则无法满足，需要一定的外围处理器，故基于ARM处理器的嵌入式系统的应用越来越广泛，且嵌入式产品已经广泛分布于军事、消费电子、通信、工业控制等各个领域。
如图1所示，为一电子装置中嵌入式系统1000的外围处理器与ARM处理器之间的传统连接方式示意图。在该图中，嵌入式系统1000包括一64位的ARM处理器1101、8个8位的外围处理器1201-1208和8个8位的数据锁存器1301-1308。该ARM处理器1101包括64个引脚，对应表示为date[0:63]，可分为8个8位的地址段date[0:7]、date[8:15]、date[16:23]、date[24:31]、date[32:39]、date[40:47]、date[48:55]和date[56:63]。该8个数据锁存器1301-1308分别与该8个处理器1201-1208和该8个8位的地址段相连，用于缓冲该ARM处理器1101及对应的外围处理器之间的数据传输。即，这8个外围处理器1201-1208并行连接且每一外围处理器通过一对应的数据锁存器与该ARM处理器1101上对应的8位引脚相连。例如，数据锁存器1302分别与外围处理器1202的8个引脚及ARM处理器1101的地址段date[8:15]相连，用于缓冲处理器1202与ARM处理器1101之间的数据传输。采用这种连接方式，当其中任意一个外围处理器有数据经数据锁存器传输到ARM处理器1101上时，处理器1101即需要中断而读取来自数据总线上的数据。故该种设计的ARM处理器1101的中断频率较高，处理效率低，不利于多任务处理。
发明内容
有鉴于此，有必要提供一种嵌入式系统，以解决上述问题。
该嵌入式系统包括一a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，该嵌入式系统还包括一连接转换芯片，该连接转换芯片分别与该ARM处理器和该N个外围处理器电连接，用于在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行输出转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一a位并行数据后发送至该ARM处理器。
通过本发明嵌入式系统中连接转换芯片的设置，可以在ARM处理器和外围处理器之间进行数据转换与传输，且每当该连接转换芯片收集齐所有外围处理器上的数据后才以中断的方法传输给ARM处理器，以减少ARM处理器中断的频率，提高ARM处理器的处理效率。
附图说明
图1为电子装置中嵌入式系统的外围处理器与ARM处理器之间的传统连接方式示意图。
图2为本发明一实施方式中嵌入式系统的外围处理器与ARM处理器之间的连接方式示意图。
图3为图2的模块图。
主要元件符号说明
嵌入式系统 1000、100
ARM处理器 1101、101
外围处理器 1201-1208、201-20N
数据锁存器 1301-1308
连接转换芯片 30
处理单元 301
FIFO 302
输入输出控制单元 303
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图2，为本发明一实施方式中嵌入式系统100的外围处理器201与ARM处理器101之间的连接方式示意图。该嵌入式系统100包括a位引脚的ARM处理器101、N个b位引脚的外围处理器201-20N，且a为N倍b，即a＝N*b，其中，N为大于或等于2的自然数，a、b均为8的倍数。该嵌入式系统100还包括一连接转换芯片30，该连接转换芯片30分别与该ARM处理器101和该N个外围处理器201电连接，用于在ARM处理器101和N个外围的处理器201-20N之间进行数据转换与传输。在本实施方式中，a为64、b为8、N为8，在另一实施方式中，a为64、b为16且N为4。
在本实施方式中，该连接转换芯片30为CPLD(Complex Programmable LogicDevice，复杂可编程逻辑装置)芯片或FPGA(Field-Programmable Gate Array，场可编程门阵列)芯片。该ARM处理器101与连接转换芯片30之间通过SPI总线(Serial PeripheralInterface，串行外设接口)进行相互连接。进一步，为了提高ARM处理器101与连接转换芯片30之间的数据传输效率，ARM处理器101与连接转换芯片30之间通过DMA(Direct MemoryAccess，直接存储器存取)中断模式进行数据交换。
该ARM处理器101的a个引脚可分为N组，每组b个引脚，该每组的b个引脚分别对应一b位的外围处理器。该ARM处理器101与某一外围处理器之间即通过对应的b位引脚进行数据传输。例如，在本实施方式中，ARM处理器101包括64个引脚，分成8组，每组8个引脚，即分为8个地址段date[0:7]、date[8:15]、date[16:23]、date[24:31]、date[32:39]、date[40:47]、date[48:55]和date[56:63]。该date[0:7]中传输的数据对应第一外围处理器201，依此类推，date[48:55]中传输的数据对应第七外围处理器207。
在ARM处理器101向N个外围处理器201-20N传输数据时，该连接转换芯片30从该ARM处理器101读取a位的并行数据，并将该a位的并行数据转换成N个b位的串行数据后分别发送给该N个外围处理器201-20N；在N个外围处理器201-20N向ARM处理器101传输数据时，该连接转换芯片30从该N个外围处理器201-20N分别读取一个b位的并行数据，并将该N个b位的并行数据转换成一个a位的并行数据后发送给ARM处理器101进行数据处理。
请一并参阅图3，该连接转换芯片30包括一处理单元301、一FIFO(First In FirstOut，先进先出寄存器)302和一输入输出控制单元303。该输入输出控制单元303用于读取ARM处理器101上的a位并行数据或者外围处理器201-20N上的N个b位的并行数据，并将该读取的数据传输至FIFO302进行缓存。该处理单元301利用FIFO302的性质将该a位的并行数据转换成N个b位的并行数据或者将该N个b位的并行数据转换成a位的并行数据。该输入输出控制单元303还用于将转换后的N个b位的并行数据分别发送至N个外围处理器201-20N或者将转换后的a位的并行数据发送至该ARM处理器101。
当ARM处理器101向N个外围处理器201传输a位的并行数据时，该输入输出控制单元303读取ARM处理器101总线上的a位并行数据至FIFO302，并利用FIFO302先进先出的性质，将该a位的并行数据转换成依次输出的N个b位的并行数据，并将该N个b位的并行数据分别发送给对应的外围处理器201-20N。其中，每一b位的并行数据中包括对应的外围处理器201-20N的地址，该输入输出控制单元303根据该N个b位的并行数据中的地址将每一b位的并行数据发送至对应的外围处理器201-20N。
当外围处理器201-20N向ARM处理器101传输数据时，该输入输出控制单元303依次读取处于外围处理器201-20N上的b位数据至该FIFO302，并利用FIFO302先进先出的性质，将该N个b位的并行数据转换成a位的并行数据，并将该a位的并行数据通过总线发送给ARM处理器101进行处理。从而，连接转换芯片30在读取所有N个外围处理器201-20N上的数据后，将该N个b位的数据转换成一个并行数据，将该并行数据一次性发送给ARM处理器101进行处理，使得ARM处理器101每次的处理能力的利用率大大提高，同时，也避免了传统设计中每当有外围处理器向ARM处理器101传输数据时，该ARM处理器101即需要中断而进行数据读取的缺点。其中，该N个b位数据转换出的并行数据中的第N段b位数据对应为从该第N个外围处理器上读取的b位数据，即：该第一个b位数据对应该第一外围处理器的b位数据，第二个b位数据对应该第二外围处理器的b位数据等。在本实施方式中，在输入输出控制单元303读取外围处理器201-20N上数据的过程中，当某个外围处理器上没有有效数据需要ARM处理器101进行处理时，输入输出控制单元303相应读取“00000000”以替代。
在本实施方式中，该N个外围处理器201-20N通过一复用接口而分别与该连接转换芯片30相连。即，在ARM处理器101向N个外围处理器201-20N传输数据时，输入输出控制单元303将N个b位的串行数据分别依次地传递给对应的外围处理器201-20N。例如，首先将引脚上的date[0:7]上对应的数据传给第一外围处理器201，再将date[8:15]上对应的数据传给第二外围处理器202等。在N个外围处理器201-20N向ARM处理器101传输数据时，输入输出控制单元303依次从每个外围处理器201-20N读取1个b位的数据，即先读取第一外围处理器201上的b位数据，接着读取第二外围处理器202上的b位数据等。

Claims (7)

1.一种嵌入式系统，包括一a位引脚的ARM处理器、N个b位引脚的外围处理器，该a为b的N倍，其特征在于，该嵌入式系统还包括一连接转换芯片，该连接转换芯片分别与该ARM处理器和该N个外围处理器电连接，用于在ARM处理器和N个外围的处理器之间进行数据转换与传输，将ARM处理器输出的a位并行数据转换成N个b位的并行数据后依次发送给对应的外围处理器，并依次接收该N个外围处理器的b位并行数据，将其转换成一a位并行数据后发送至该ARM处理器，该连接转换芯片包括一处理单元、一FIFO和一输入输出控制单元，该输入输出控制单元读取ARM处理器上的a位并行数据或者外围处理器上的N个b位的并行数据，并将该读取的数据传输至FIFO进行缓存；该处理单元利用FIFO的性质将该a位的并行数据转换成N个b位的并行数据或者将该N个b位的并行数据转换成一个a位的并行数据；该输入输出控制单元还将转换后的N个b位的并行数据分别依次发送至N个外围处理器或者将转换后的a位的并行数据发送至该ARM处理器。
2.如权利要求1所述的嵌入式系统，其特征在于，当ARM处理器向N个外围处理器传输a位的并行数据时，该输入输出控制单元读取ARM处理器总线上的a位并行数据至FIFO，将该a位的并行数据转换成N个b位的并行数据，将该N个b位的并行数据分别依次发送给对应的外围处理器；
当外围处理器向ARM处理器传输数据时，该输入输出控制单元分别读取处于每个外围处理器上的b位数据至该FIFO，并利用FIFO先进先出的性质，将该N个b位的并行数据转换成a位的并行数据，并将该a位的并行数据通过总线发送给ARM处理器进行处理。
3.如权利要求2所述的嵌入式系统，其特征在于，该N个外围处理器通过一复用接口而分别与该连接转换芯片相连。
4.如权利要求1所述的嵌入式系统，其特征在于，ARM处理器与连接转换芯片之间通过SPI总线进行相互连接。
5.如权利要求4所述的嵌入式系统，其特征在于，ARM处理器与连接转换芯片之间的数据传输通过DMA中断模式进行。
6.如权利要求1所述的嵌入式系统，其特征在于，该连接转换芯片为CPLD芯片或FPGA芯片。
7.如权利要求1所述的嵌入式系统，其特征在于，a为64，b为8且N为8或b为16且N为4。
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