JPS586620A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS586620A JPS586620A JP10413381A JP10413381A JPS586620A JP S586620 A JPS586620 A JP S586620A JP 10413381 A JP10413381 A JP 10413381A JP 10413381 A JP10413381 A JP 10413381A JP S586620 A JPS586620 A JP S586620A
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- Japan
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- circuit
- point
- inverter
- mo8t
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補型ＭＯ８）ランジスタによって槽底され
た、シュミットトリガ回路に関する。
た、シュミットトリガ回路に関する。
第１図はシ＆建ツ））リガ回路の一般的な入出力特性を
示す・図である。この回路の入出力特性は、まず入力信
号電圧ｖＩｗがＯのとき出力信号電圧ｖ＠ｎｔは電源電
圧Ｖｌｌｌになっていて、次にＶＩＭ ＝ Ｏの状態か
らＶｆＮの値を順次上昇させていき、Ｖｔ買の値が低い
側のしきい値電圧Ｖｔｈシを通り過ぎて高い側のしきい
値電圧Ｖｔｈｌに達すると出力信号電圧ｖｏｗｔはほぼ
０４１Ｃ近い値に反転し、出力電圧が反転した稜に今度
はｖＩｗの値を順次低下させていき、ｖ■の値が高い側
のしきい値電圧ｖｔｈＩを通シ過ぎて低い側のしきい値
電圧ＶｔｋＬに達すると出力信号電圧Ｖ（ＩＩＦ？は再
びＶＤＤに反転するというヒステリ７ス特性を有するも
のであり、このような入出力特性をもつシーミツトトリ
ガ回路は種々の回路に利用されている、なお、上記両し
きい値電圧ＶｔｋＬ ５Ｖｔｈｌは、％に反転しきい値
電圧と称されている。
示す・図である。この回路の入出力特性は、まず入力信
号電圧ｖＩｗがＯのとき出力信号電圧ｖ＠ｎｔは電源電
圧Ｖｌｌｌになっていて、次にＶＩＭ ＝ Ｏの状態か
らＶｆＮの値を順次上昇させていき、Ｖｔ買の値が低い
側のしきい値電圧Ｖｔｈシを通り過ぎて高い側のしきい
値電圧Ｖｔｈｌに達すると出力信号電圧ｖｏｗｔはほぼ
０４１Ｃ近い値に反転し、出力電圧が反転した稜に今度
はｖＩｗの値を順次低下させていき、ｖ■の値が高い側
のしきい値電圧ｖｔｈＩを通シ過ぎて低い側のしきい値
電圧ＶｔｋＬに達すると出力信号電圧Ｖ（ＩＩＦ？は再
びＶＤＤに反転するというヒステリ７ス特性を有するも
のであり、このような入出力特性をもつシーミツトトリ
ガ回路は種々の回路に利用されている、なお、上記両し
きい値電圧ＶｔｋＬ ５Ｖｔｈｌは、％に反転しきい値
電圧と称されている。
ところで、上記第１図に示すような入出力特性をもつシ
＆電ットトリガ回路は、従来では第２図ないし第５図に
示すように構成されている。
＆電ットトリガ回路は、従来では第２図ないし第５図に
示すように構成されている。
第２図に示す賜のは、２個のインバータ１．２と２個の
抵抗３，４によって構成され、このうち２個の抵抗３，
４の抵抗比によって上記両反転しきい値電圧ＶｔｈＬ
＝ Ｖｔｈ璽が決定される。この回路は抵抗を用いてい
るために入力インビーダンスが低く、かつ抵抗値のばら
つきも大きいために入カイン一一〆ンスもばらつき、集
積化した場合に一様なヒステリシス特性が得られないと
いう欠点がある。
抵抗３，４によって構成され、このうち２個の抵抗３，
４の抵抗比によって上記両反転しきい値電圧ＶｔｈＬ
＝ Ｖｔｈ璽が決定される。この回路は抵抗を用いてい
るために入力インビーダンスが低く、かつ抵抗値のばら
つきも大きいために入カイン一一〆ンスもばらつき、集
積化した場合に一様なヒステリシス特性が得られないと
いう欠点がある。
第３図に示すものは、上記両抵抗Ｓ、４の接続点と電源
電圧ＶＤＤ印加点との間にもう１個の抵抗５を追加挿入
して、インパー夕１の回路しきい値電圧の移動を可能と
したものであるが、第２図のものと同様に入力インビー
ダンスが低く、かつばらつくために、集積化した場合に
一様なヒステリシス特性が得られないという欠点がある
。
電圧ＶＤＤ印加点との間にもう１個の抵抗５を追加挿入
して、インパー夕１の回路しきい値電圧の移動を可能と
したものであるが、第２図のものと同様に入力インビー
ダンスが低く、かつばらつくために、集積化した場合に
一様なヒステリシス特性が得られないという欠点がある
。
第４図に示すものは抵抗を一切用いずにｌＭＯＳインバ
ータ１１〜１ｊおよびＭＯＳ ）ランジスタを用いた伝
送ｒ−トＪ４によつて回路を構成することによシ入カイ
ン♂−Ｉンスの影響をなくすようＫしたものである。し
たがうて集積化した場合に一様なヒステリシス特性は得
られるが、伝送ｒ−）２４を構成するＭ０８トランジス
タのパックｒ−）バイアスの影響およびこの伝送ゲート
１４のソース、ドレインに生じる寄生容量の影響によっ
て高速動作させるＫは適さないという欠点がある。
ータ１１〜１ｊおよびＭＯＳ ）ランジスタを用いた伝
送ｒ−トＪ４によつて回路を構成することによシ入カイ
ン♂−Ｉンスの影響をなくすようＫしたものである。し
たがうて集積化した場合に一様なヒステリシス特性は得
られるが、伝送ｒ−）２４を構成するＭ０８トランジス
タのパックｒ−）バイアスの影響およびこの伝送ゲート
１４のソース、ドレインに生じる寄生容量の影響によっ
て高速動作させるＫは適さないという欠点がある。
また第５図に示すものは、第４図中のＭＯＳインバータ
１１と伝送ｒ−）２４０両機能を、直列接続され九各２
個のＰチャネルＭＯ８）ランジスタＪ＃＊Ｊ＃、Ｎチャ
ネルＭＯＳ ）ランジスタ１’１．１８からなる直列回
路１９で置き換えたものである。この回路ではＭＯＳ
）ランジスタのパックｒ−）バイアスによる影響は解消
することはできるが、上記直列回路１９では出力点２０
に対してＭＯＳ トランジスタが２個直列接続された構
成となっているため必然的にチャネル幅が大きな本のと
なって、上記出力点２０１Ｃは大きな寄生容量ＣＤが生
じ、この結果、第４図の亀のと同様に高速動作させるＫ
は適さないという欠点がある。
１１と伝送ｒ−）２４０両機能を、直列接続され九各２
個のＰチャネルＭＯ８）ランジスタＪ＃＊Ｊ＃、Ｎチャ
ネルＭＯＳ ）ランジスタ１’１．１８からなる直列回
路１９で置き換えたものである。この回路ではＭＯＳ
）ランジスタのパックｒ−）バイアスによる影響は解消
することはできるが、上記直列回路１９では出力点２０
に対してＭＯＳ トランジスタが２個直列接続された構
成となっているため必然的にチャネル幅が大きな本のと
なって、上記出力点２０１Ｃは大きな寄生容量ＣＤが生
じ、この結果、第４図の亀のと同様に高速動作させるＫ
は適さないという欠点がある。
゛上記第２図ないし第５図に示す従来回路はいずれも入
力信号が一つの場合であるが、たとえば二つの入力信号
！にム、 ＩＮＢのナンド（ＮＡＮＤ）論理、ノア（Ｎ
ＯＲ）論理をとった上でヒステリシス特性をもたせるに
は、第６図、第７図に示すような回路が従来使用されて
いる。
力信号が一つの場合であるが、たとえば二つの入力信号
！にム、 ＩＮＢのナンド（ＮＡＮＤ）論理、ノア（Ｎ
ＯＲ）論理をとった上でヒステリシス特性をもたせるに
は、第６図、第７図に示すような回路が従来使用されて
いる。
第６図は入力信号ＩＮＡ 、 ＩＮＢのナンド論理をと
る場合の回路で、第５図中のインバータ１１がナンドダ
ート２１に置き換えられていると共に、直列回路Ｕ中の
ＰチャネルＭＯＢ ）ランジスタ１５に並列的にもう一
つのＰチャネルＭＯ８トランジスタ２２が接続され、さ
らにＮチャネルＭＯＳ ）ランジスタＪ７．Ｊ＃と直列
にもう一つのＮチャネルＭＯＳ ）ランジスタ２３が接
続されている。ｔた第７図は入力信号！Ｎム、 ＩＮＨ
のノア論理をとる場合の回路で、第５図中のインバータ
１１がノアゲート２４に置き換えられていると共に、直
列回路１＃中のＰチャネルＭＯ８トランジスタ１５ｍ１
ｇと直列にもう一つのＰチャネルＭＯ８）ランジスタ２
５が接続され、さらにＮチャネルＭＯＳ ）うｙジスタ
と並列的にもう一つのＮチャネルＭＯＳ ）ランゾスタ
２１ＩＦが接続されている。
る場合の回路で、第５図中のインバータ１１がナンドダ
ート２１に置き換えられていると共に、直列回路Ｕ中の
ＰチャネルＭＯＢ ）ランジスタ１５に並列的にもう一
つのＰチャネルＭＯ８トランジスタ２２が接続され、さ
らにＮチャネルＭＯＳ ）ランジスタＪ７．Ｊ＃と直列
にもう一つのＮチャネルＭＯＳ ）ランジスタ２３が接
続されている。ｔた第７図は入力信号！Ｎム、 ＩＮＨ
のノア論理をとる場合の回路で、第５図中のインバータ
１１がノアゲート２４に置き換えられていると共に、直
列回路１＃中のＰチャネルＭＯ８トランジスタ１５ｍ１
ｇと直列にもう一つのＰチャネルＭＯ８）ランジスタ２
５が接続され、さらにＮチャネルＭＯＳ ）うｙジスタ
と並列的にもう一つのＮチャネルＭＯＳ ）ランゾスタ
２１ＩＦが接続されている。
上記第６図、第７図に示す回路では、いずれの場合にも
出力点２０に対してＭＯＳ ）ランジスタが３個直列接
続された構成になっているため、上記と同様に出力点２
０には太き表寄生容量が生じ、この場合にも高速動作さ
せるには適さない。
出力点２０に対してＭＯＳ ）ランジスタが３個直列接
続された構成になっているため、上記と同様に出力点２
０には太き表寄生容量が生じ、この場合にも高速動作さ
せるには適さない。
また第４図、第５図に示す、入力信号が一つの場合の回
路ではそれぞれ合計８個のＭＯＳ ）ランジスタを必要
−とじ、第６図、第７図に示す、入力信号が二つの場合
の回路では、ナンドｒ−ト２１およびノアｒ−）Ｊ ４
それぞれがｃ−ｙＤｓ構成であるとすれば、それぞれ合
計１２個のＭｏ８ ） ５ンジスタを必要としている。
路ではそれぞれ合計８個のＭＯＳ ）ランジスタを必要
−とじ、第６図、第７図に示す、入力信号が二つの場合
の回路では、ナンドｒ−ト２１およびノアｒ−）Ｊ ４
それぞれがｃ−ｙＤｓ構成であるとすれば、それぞれ合
計１２個のＭｏ８ ） ５ンジスタを必要としている。
したがって従来では、よ〕素子数の少ない回路が望まれ
ている。
ている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積化した場合に一様なヒステリシ
ス特性が得られ、かつ従来よシ吃素子数が少なくしか４
高速動作に適したシＪ−ξットトリガ回路を提供するこ
とにある。
あり、その目的は、集積化した場合に一様なヒステリシ
ス特性が得られ、かつ従来よシ吃素子数が少なくしか４
高速動作に適したシＪ−ξットトリガ回路を提供するこ
とにある。
以下図面を参照してこの発明の一実施例を欽明する。第
８図はこの発明を入力信号が一つの単なるシ為ミツ））
リガ回路に実施した場合のものである。
８図はこの発明を入力信号が一つの単なるシ為ミツ））
リガ回路に実施した場合のものである。
第８図において正極性の電位ＶＤＤ印加点と接地電位（
基準電位）印加点との間はＰチャネルＭ０８トランジス
タ（以下Ｐ −Ｍｏ８Ｔと略称する）３１とＮチャネル
Ｍｏ８ ）ランジスタ（以下Ｎ −ＭＯＩＩＴと略称す
る）１２が直列接続されている。
基準電位）印加点との間はＰチャネルＭ０８トランジス
タ（以下Ｐ −Ｍｏ８Ｔと略称する）３１とＮチャネル
Ｍｏ８ ）ランジスタ（以下Ｎ −ＭＯＩＩＴと略称す
る）１２が直列接続されている。
そして上記Ｐ −Ｍｏ８Ｔ Ｉ ＪおよびＮ−ＭＯ８Ｔ
ｊＪＯ両ｒ−）が共通接続されてζζに入力信号！Ｎが
与えｂｔｔＡ＊ ｔた上記Ｐ−）ａｏ１１’ｒＪＪとに
−ＭＯ８？ＪｊＯ直列接続点である回路点（第１の出力
点）１１と上記電位ｖｍｓ印加点との閲にはＰ −１ｉ
Ｉｏ８？ Ｊ ４が挿入され、回路点１１と上記接地を
位印加点との関には買−Ｍｏｓｔ ｘ ｉが挿入されて
いる。そしてまた、上記回路点ｓＨｃはＣ−ＭＯＩＢイ
ンバータ１＃の入力端が接続され、回路点ＩＩＯ信号が
このＣ−ＭＯｓイｙＡ−タ３＃に与えられる。上記Ｃ−
Ｍｏ８インバータ１６の出力信号はこの回路の出力信号
ＯＵＴとして外部に出力されると共に、上記Ｐ −Ｍｏ
８！１４およびＮ −）［）８？ Ｉ ＪＯ両ｒ−）Ｋ
与えられる。
ｊＪＯ両ｒ−）が共通接続されてζζに入力信号！Ｎが
与えｂｔｔＡ＊ ｔた上記Ｐ−）ａｏ１１’ｒＪＪとに
−ＭＯ８？ＪｊＯ直列接続点である回路点（第１の出力
点）１１と上記電位ｖｍｓ印加点との閲にはＰ −１ｉ
Ｉｏ８？ Ｊ ４が挿入され、回路点１１と上記接地を
位印加点との関には買−Ｍｏｓｔ ｘ ｉが挿入されて
いる。そしてまた、上記回路点ｓＨｃはＣ−ＭＯＩＢイ
ンバータ１＃の入力端が接続され、回路点ＩＩＯ信号が
このＣ−ＭＯｓイｙＡ−タ３＃に与えられる。上記Ｃ−
Ｍｏ８インバータ１６の出力信号はこの回路の出力信号
ＯＵＴとして外部に出力されると共に、上記Ｐ −Ｍｏ
８！１４およびＮ −）［）８？ Ｉ ＪＯ両ｒ−）Ｋ
与えられる。
上記第８図ＫＴｈいて、Ｐ −Ｍｏｌ？ Ｊ Ｊとに−
Ｍｏｌ？ Ｊ ｊはｃ−ｍｓインΔ−タＵを、Ｐ−Ｍｏ
８Ｔ Ｊ ４とＮ −Ｍｏ８Ｔ Ｊ ｉはもう−ｚｔｖ
ｃ−ｗｏｎインバータＵをそれぞれ構成するために、こ
の第８図回路の等価回路は第９図に示す通シである。
Ｍｏｌ？ Ｊ ｊはｃ−ｍｓインΔ−タＵを、Ｐ−Ｍｏ
８Ｔ Ｊ ４とＮ −Ｍｏ８Ｔ Ｊ ｉはもう−ｚｔｖ
ｃ−ｗｏｎインバータＵをそれぞれ構成するために、こ
の第８図回路の等価回路は第９図に示す通シである。
ｆ＆第８図回路において、Ｖｓｍ ｗｍ ５（Ｖ′）ｏ
場合に、低い側の反転しきい値電圧ＶｔｈＬを１．５（
Ｖ）Ｋ調整するためにＰ −Ｍｏ８Ｔ Ｊ １とＮ −
ＭＯＢＴ３ ｓのコンダクタンス（ｇｍ）比が所定の値
に設定され、また高い側の反転しきい値電圧ｖｔｈＷを
３．５（Ｖ）に調整するためＫ Ｐ −Ｍｏ８Ｔ Ｉ
４とＮ −Ｍｏ８Ｔ３２のコンダクタンス比が所定の値
に設定されている。
場合に、低い側の反転しきい値電圧ＶｔｈＬを１．５（
Ｖ）Ｋ調整するためにＰ −Ｍｏ８Ｔ Ｊ １とＮ −
ＭＯＢＴ３ ｓのコンダクタンス（ｇｍ）比が所定の値
に設定され、また高い側の反転しきい値電圧ｖｔｈＷを
３．５（Ｖ）に調整するためＫ Ｐ −Ｍｏ８Ｔ Ｉ
４とＮ −Ｍｏ８Ｔ３２のコンダクタンス比が所定の値
に設定されている。
次に上記のように構成された回路の動作を第１Ｏ図に示
す波形図を用いて説明する。ｔず、入力信号ＩＮが０（
ｖ）一定に’１ｋ−ｚているとき、Ｐ −ＭＯＢＴ ：
Ｉ Ｊがオン状態、Ｎ −Ｍｏ８Ｔ Ｊ ｘがカットオ
フ状態となシ、回路点３Ｓは高レイル（ｖ、、、 Ｖ
ヘＡ／ ＝５ （Ｖ） ）となる。ｃ −Ｍｏ８インバ
ータ３６は通常のインバータであり回路しきい値電圧Ｖ
ｔｈＣは電源電圧ＶＤＤの百、すカわち２．５（ロ）で
あるために、出力信号ＯＵＴは低レベル（０（ロ））に
なる、上記信号ＯＵＴはＰ −ＭＯＢＴ ３４、Ｎ −
Ｍｏ８Ｔ Ｊ ｌそれぞれのダート入力となるために、
Ｐ −ＭＯＢＴ Ｊ ４はオン状態、Ｎ −Ｍｏ８Ｔ
Ｉ ５はカットオフ状態となへ。
す波形図を用いて説明する。ｔず、入力信号ＩＮが０（
ｖ）一定に’１ｋ−ｚているとき、Ｐ −ＭＯＢＴ ：
Ｉ Ｊがオン状態、Ｎ −Ｍｏ８Ｔ Ｊ ｘがカットオ
フ状態となシ、回路点３Ｓは高レイル（ｖ、、、 Ｖ
ヘＡ／ ＝５ （Ｖ） ）となる。ｃ −Ｍｏ８インバ
ータ３６は通常のインバータであり回路しきい値電圧Ｖ
ｔｈＣは電源電圧ＶＤＤの百、すカわち２．５（ロ）で
あるために、出力信号ＯＵＴは低レベル（０（ロ））に
なる、上記信号ＯＵＴはＰ −ＭＯＢＴ ３４、Ｎ −
Ｍｏ８Ｔ Ｊ ｌそれぞれのダート入力となるために、
Ｐ −ＭＯＢＴ Ｊ ４はオン状態、Ｎ −Ｍｏ８Ｔ
Ｉ ５はカットオフ状態となへ。
次に上記の状態から入力信号！Ｎの電圧が順次上昇して
いくとする。入力信号ＩＮの電圧がＮ −Ｍｏ８Ｔ Ｊ
ｊの素子しきい値電圧Ｖ＠ｈｗＫ近ずくと、Ｎ−ＭＯ
！ＩＴＪＪはカットオフ状態がらしだいにオン状態に遷
移して電流が流れ始める。このときＮ −ＭＯＢＴ Ｊ
Ｉのオン抵抗は、極めて大きな値からある低い値に向
って小さくなり始める。
いくとする。入力信号ＩＮの電圧がＮ −Ｍｏ８Ｔ Ｊ
ｊの素子しきい値電圧Ｖ＠ｈｗＫ近ずくと、Ｎ−ＭＯ
！ＩＴＪＪはカットオフ状態がらしだいにオン状態に遷
移して電流が流れ始める。このときＮ −ＭＯＢＴ Ｊ
Ｉのオン抵抗は、極めて大きな値からある低い値に向
って小さくなり始める。
いｎ仮ＫＰ−Ｍｏ８ＴＪ４とＮ−ＭＯＢＴＩＩＩＩがな
いとすると、Ｃ−Ｍｏ８インバーターｒは通常のＣ−Ｍ
ｏ８インバータと同様にＩＮが’ＶｅｎＫ違した時Ｋ
Ｐ −Ｍｏ８〒３１とＮ −Ｍｏ８Ｔ Ｊ Ｊ Ｏ＃
ｙ抵抗がほぼ尋しくなル、回路点３Ｉの電圧は” ｖｏ
ｏとなって−Ｃ−Ｍｏ８インバータｊ−の出力信号は０
（ロ）に反転する。ところが、Ｐ−Ｍｏ８ＴＪ４、Ｎ−
Ｋ）８Ｔ Ｍ ｌが設けられているために、Ｐ −Ｍｏ
８Ｔ３１とＮ −Ｍｏ８Ｔ ８ ｊのオン抵抗が岬しく
なりっつめるときでも、Ｐ −Ｍｏ８〒１４のオン抵抗
は信号ＯＵＴが０（ロ）を維持している限〕極めて小さ
くむしろこの−Ｐ −Ｍｏ８Ｔ Ｊ ４ノオン抵抗とＮ
−Ｍｏ８Ｔ３２０オン抵抗との比によって回路点３１
の電圧レベルが決定され、この値は５Ｍ近傍の値となり
、したがってＣ−ＭＯＢインバータｓ６は反転しない。
いとすると、Ｃ−Ｍｏ８インバーターｒは通常のＣ−Ｍ
ｏ８インバータと同様にＩＮが’ＶｅｎＫ違した時Ｋ
Ｐ −Ｍｏ８〒３１とＮ −Ｍｏ８Ｔ Ｊ Ｊ Ｏ＃
ｙ抵抗がほぼ尋しくなル、回路点３Ｉの電圧は” ｖｏ
ｏとなって−Ｃ−Ｍｏ８インバータｊ−の出力信号は０
（ロ）に反転する。ところが、Ｐ−Ｍｏ８ＴＪ４、Ｎ−
Ｋ）８Ｔ Ｍ ｌが設けられているために、Ｐ −Ｍｏ
８Ｔ３１とＮ −Ｍｏ８Ｔ ８ ｊのオン抵抗が岬しく
なりっつめるときでも、Ｐ −Ｍｏ８〒１４のオン抵抗
は信号ＯＵＴが０（ロ）を維持している限〕極めて小さ
くむしろこの−Ｐ −Ｍｏ８Ｔ Ｊ ４ノオン抵抗とＮ
−Ｍｏ８Ｔ３２０オン抵抗との比によって回路点３１
の電圧レベルが決定され、この値は５Ｍ近傍の値となり
、したがってＣ−ＭＯＢインバータｓ６は反転しない。
次に入力信号！Ｎの電圧がさらに上昇し、予め調整、さ
れたこの回路の高い側の反転しきい値電圧ｖｔｈｍ （
−３，５（Ｖ））に近ずくと、Ｎ −ＭＯ８ＴＳ２のオ
ン抵抗は極めて小さな値となり、’＋ｘぼＰ −ＭＯ８
Ｔ Ｊ ４のものと尋しい値となる。したがって、この
ときには、回路点ｓ１の電圧レベルＦｉ５（Ｖ）から２
．５（至）に漸近し、これによってＣ−ＭＯ８インバー
タ３６ｄ反転し始める。そして入力信号ＩＮの電圧が３
．５ （Ｖ）を越えると、Ｐ −ＭＯ８Ｔ ３４とＮ−
ＭＯ８ＴＪＪとのオン抵抗比は逆転して回転点Ｓ３の電
圧レベルは２．５（至）以下になる。これＫよってＣ−
ＭＯＳインバータ３６は完全に反転し、出力信号ＯＵＴ
はＯＭからＶＤＤ ｓすなわち５（Ｖ）Ｋ立上る。 ｊ
ｆ）後、Ｐ −ＭＯ８Ｔ Ｊ ４は力１トオ７状態とな
ってそのオン抵抗は極めて大きくなり、Ｎ−ＭＯ８ＴＪ
５はオン状態となってそのオン抵抗は極めて小さくなる
ため、回路点Ｓ１と出力信号ＯＵＴとは正帰還状態とな
って出力信号ＯＵＴは急激に５（至）に近ずく。
れたこの回路の高い側の反転しきい値電圧ｖｔｈｍ （
−３，５（Ｖ））に近ずくと、Ｎ −ＭＯ８ＴＳ２のオ
ン抵抗は極めて小さな値となり、’＋ｘぼＰ −ＭＯ８
Ｔ Ｊ ４のものと尋しい値となる。したがって、この
ときには、回路点ｓ１の電圧レベルＦｉ５（Ｖ）から２
．５（至）に漸近し、これによってＣ−ＭＯ８インバー
タ３６ｄ反転し始める。そして入力信号ＩＮの電圧が３
．５ （Ｖ）を越えると、Ｐ −ＭＯ８Ｔ ３４とＮ−
ＭＯ８ＴＪＪとのオン抵抗比は逆転して回転点Ｓ３の電
圧レベルは２．５（至）以下になる。これＫよってＣ−
ＭＯＳインバータ３６は完全に反転し、出力信号ＯＵＴ
はＯＭからＶＤＤ ｓすなわち５（Ｖ）Ｋ立上る。 ｊ
ｆ）後、Ｐ −ＭＯ８Ｔ Ｊ ４は力１トオ７状態とな
ってそのオン抵抗は極めて大きくなり、Ｎ−ＭＯ８ＴＪ
５はオン状態となってそのオン抵抗は極めて小さくなる
ため、回路点Ｓ１と出力信号ＯＵＴとは正帰還状態とな
って出力信号ＯＵＴは急激に５（至）に近ずく。
一方、入力信号ＩＮが５Ｍ一定になっているとき、Ｎ−
ＭＯ８ＴＪｊはオン状態であシそのオン抵抗は極めて小
さく、マたＰ −ＭＯ８Ｔ Ｊ ４はカットオフであシ
そのオン抵抗は極めて大きい、この状態で入力信号ＩＮ
の電圧が順次低下していき、２．５（至）近傍の値にな
ってＰ −ＭＯ８Ｔ Ｉ Ｊのオン抵抗とＮ −ＭＯ８
Ｔ Ｊ Ｊのオン抵抗とがはぼ尋しくなシつつあるとき
でも、Ｎ−ＭＯＢＴＪ＃のオン抵抗は信号ＯＵＴが５（
Ｖ）を維持している限シ極めて小さく、むしろこのＮ
−ＭＯ８Ｔ Ｊ ５のオン抵抗とＰ −ＭＯ８’ｒ ｌ
Ｊのオン抵抗との比によって回路点３３の電・圧レベ
ルが決定され、この値は０（Ｖ）近傍の値となる。した
がりてＣ−ＭＯ８インインタ３６は反転しない。
ＭＯ８ＴＪｊはオン状態であシそのオン抵抗は極めて小
さく、マたＰ −ＭＯ８Ｔ Ｊ ４はカットオフであシ
そのオン抵抗は極めて大きい、この状態で入力信号ＩＮ
の電圧が順次低下していき、２．５（至）近傍の値にな
ってＰ −ＭＯ８Ｔ Ｉ Ｊのオン抵抗とＮ −ＭＯ８
Ｔ Ｊ Ｊのオン抵抗とがはぼ尋しくなシつつあるとき
でも、Ｎ−ＭＯＢＴＪ＃のオン抵抗は信号ＯＵＴが５（
Ｖ）を維持している限シ極めて小さく、むしろこのＮ
−ＭＯ８Ｔ Ｊ ５のオン抵抗とＰ −ＭＯ８’ｒ ｌ
Ｊのオン抵抗との比によって回路点３３の電・圧レベ
ルが決定され、この値は０（Ｖ）近傍の値となる。した
がりてＣ−ＭＯ８インインタ３６は反転しない。
次に入力信号ＩＮの電圧がさらに降下し、予め調整され
たとの回路の低い側の反転しきい値電圧ｖｔｈＸ、（＝
１．５（Ｖ） ）に近ずくと、Ｐ −ＭＯ８ＴＳ１のオ
ン抵抗は極めて小さな値となル、はぼＮ −ＭＯ８Ｔ
ｊ ！ｉのものと尋しい値となる。したがって、このと
きには、回路点３１の電圧レベルけＯＣ％／）小ら２．
５（Ｖ）Ｋ漸近し、とｔＬ Ｋ ヨッテＣ−ＭＯＳイン
バータ３６は反転し始める。そして入力信号ＩＮの電圧
が１．５ （Ｖ）よりも下がると、ｐ−ＭＯ８Ｔ ３
ＪとＮ−ＭＯＢＴ３１とのオン抵抗比は逆転して回路点
３３の電圧レベルは２．５Ｍ以上になる。これによって
Ｃ−ＭＯＳインバータ３６は完全に反転し、出力信号Ｏ
ＵＴけ５（％ｌ）がら０（ロ）に立下る。この後、Ｐ−
ＭＤＳＴ８４はオン状態となってそのオン抵抗は極めて
小さくな、９ 、Ｎ −ＭＯ８Ｔ１５けカットオフ状態
となってそのオン抵抗は極めて大きくなるため、回路点
３３と出力信号ＯＵＴとは再び正帰還状態となって出力
信号ＯＵＴは急激に０（ｖ）に近ずく。
たとの回路の低い側の反転しきい値電圧ｖｔｈＸ、（＝
１．５（Ｖ） ）に近ずくと、Ｐ −ＭＯ８ＴＳ１のオ
ン抵抗は極めて小さな値となル、はぼＮ −ＭＯ８Ｔ
ｊ ！ｉのものと尋しい値となる。したがって、このと
きには、回路点３１の電圧レベルけＯＣ％／）小ら２．
５（Ｖ）Ｋ漸近し、とｔＬ Ｋ ヨッテＣ−ＭＯＳイン
バータ３６は反転し始める。そして入力信号ＩＮの電圧
が１．５ （Ｖ）よりも下がると、ｐ−ＭＯ８Ｔ ３
ＪとＮ−ＭＯＢＴ３１とのオン抵抗比は逆転して回路点
３３の電圧レベルは２．５Ｍ以上になる。これによって
Ｃ−ＭＯＳインバータ３６は完全に反転し、出力信号Ｏ
ＵＴけ５（％ｌ）がら０（ロ）に立下る。この後、Ｐ−
ＭＤＳＴ８４はオン状態となってそのオン抵抗は極めて
小さくな、９ 、Ｎ −ＭＯ８Ｔ１５けカットオフ状態
となってそのオン抵抗は極めて大きくなるため、回路点
３３と出力信号ＯＵＴとは再び正帰還状態となって出力
信号ＯＵＴは急激に０（ｖ）に近ずく。
以下同様に１人力信号ＩＮの電圧が０（Ｖ）から順次上
昇し高い側の反転しきい値電圧３．５（至）に達すると
出力信号ＯＵＴの電圧は５Ｑ／）に反転し、今度は５（
ロ）から順次降下し低い側の反転しきい値電圧１．５
（Ｖ）以下になると出力信号ＯＵＴの電圧は０（Ｖ）に
反転して、入力信号ＩＮに対して出力信号ＯＵＴはヒス
テリシス特性をもっことになる。
昇し高い側の反転しきい値電圧３．５（至）に達すると
出力信号ＯＵＴの電圧は５Ｑ／）に反転し、今度は５（
ロ）から順次降下し低い側の反転しきい値電圧１．５
（Ｖ）以下になると出力信号ＯＵＴの電圧は０（Ｖ）に
反転して、入力信号ＩＮに対して出力信号ＯＵＴはヒス
テリシス特性をもっことになる。
ところで上記実施例回路において、入力信号ＩＮはＰ
−ＭＯ８Ｔ Ｊ Ｊ オよびＮ−ＭＯ８ＴＪＪＯ両ｆ−
トに与えられるために入力インピーダンスは極めて高く
、シか（ヒステリシス特性を決定する高い側および低い
側の反転しきい値電圧はＭＯ８）ランジスタのコンダク
タンス比の設定によって調整されるため、集積化した場
合に一様なヒステリシス特性が得られる。また従来回路
と素子数を比較した場合、轄４図回路および第５図回路
ではそれぞれ８個０Ｍ０８）ランジスタを必要とするが
、上記実施例回路では６個で済む。
−ＭＯ８Ｔ Ｊ Ｊ オよびＮ−ＭＯ８ＴＪＪＯ両ｆ−
トに与えられるために入力インピーダンスは極めて高く
、シか（ヒステリシス特性を決定する高い側および低い
側の反転しきい値電圧はＭＯ８）ランジスタのコンダク
タンス比の設定によって調整されるため、集積化した場
合に一様なヒステリシス特性が得られる。また従来回路
と素子数を比較した場合、轄４図回路および第５図回路
ではそれぞれ８個０Ｍ０８）ランジスタを必要とするが
、上記実施例回路では６個で済む。
さらに回路点３Ｓと電位ＶＤＩＩ印加点あるいは接地電
位点との間には１個のＭＯ８）ランジスタしか挿入され
ていないので、この回路点ＪＪＫおける寄生容量も小さ
く、シたがって信号遅れが少なく、高速動作に適してい
る。
位点との間には１個のＭＯ８）ランジスタしか挿入され
ていないので、この回路点ＪＪＫおける寄生容量も小さ
く、シたがって信号遅れが少なく、高速動作に適してい
る。
第１１図は上記実施例の変形例を示す回路構成図であ名
、第８銀の実施何回路でＦ１回路点Ｊ１の信号を１個の
ｃ −ｇｏｓイｙパータ１＃で反転する仁とによって出
力信号ＯＵ’ｒおよびｐ−Ｍｏ８Ｔ ｌ ４、Ｎ −Ｍ
ｏ８？ Ｊ Ｊの両ダート入力信号を得ていたが、これ
はＣ−ＭＤ８インバータ１ｃ。
、第８銀の実施何回路でＦ１回路点Ｊ１の信号を１個の
ｃ −ｇｏｓイｙパータ１＃で反転する仁とによって出
力信号ＯＵ’ｒおよびｐ−Ｍｏ８Ｔ ｌ ４、Ｎ −Ｍ
ｏ８？ Ｊ Ｊの両ダート入力信号を得ていたが、これ
はＣ−ＭＤ８インバータ１ｃ。
代〕に奇数個のＣ−Ｍｏ８インバータを設けてもよく、
第１１図の場合には３個＋７） Ｃ−ＭＯ５ｔインΔ−
！Ｊａｍ、４０．４１を設は喪ものである。
第１１図の場合には３個＋７） Ｃ−ＭＯ５ｔインΔ−
！Ｊａｍ、４０．４１を設は喪ものである。
第１２図は上記実施例の他の変形例を示す回路構成図で
あ）、ここでは前記Ｐ −１＆）ＩＴ Ｊ ４とＮ −
Ｍｏ８〒１ｊそれぞれ０代夛に逆チャネルのＭＯＢＴを
用いるようにしえものである。すなわち、回路点１１と
電位ＶＩＩＢ印加点との間にはＮ−Ｍｏ８Ｔ ４１が挿
入され、回路点ＪＪと接地電位印加点との間にはＰ −
ＭＯｇ’ｒ ４ Ｊが挿入されている。
あ）、ここでは前記Ｐ −１＆）ＩＴ Ｊ ４とＮ −
Ｍｏ８〒１ｊそれぞれ０代夛に逆チャネルのＭＯＢＴを
用いるようにしえものである。すなわち、回路点１１と
電位ＶＩＩＢ印加点との間にはＮ−Ｍｏ８Ｔ ４１が挿
入され、回路点ＪＪと接地電位印加点との間にはＰ −
ＭＯｇ’ｒ ４ Ｊが挿入されている。
この場合、上記両１！ＩＤＩＩＴのｒ−トにはＣ−励ｇ
インバータＪ＃の出力信号を反転するｃ −ＭＯＳイン
バータ４４の出力信号が与えられる。この回路ではＰ
−Ｗ）ＢＴ ４１ 、 Ｎ −Ｍｏ８Ｔ ４５ｏＩ４ｙ
／ ｌ’−ト効果によりて両オｙ抵抗が高すものとな
り、低電力消費化が期待できる。
インバータＪ＃の出力信号を反転するｃ −ＭＯＳイン
バータ４４の出力信号が与えられる。この回路ではＰ
−Ｗ）ＢＴ ４１ 、 Ｎ −Ｍｏ８Ｔ ４５ｏＩ４ｙ
／ ｌ’−ト効果によりて両オｙ抵抗が高すものとな
り、低電力消費化が期待できる。
第１３図および第１４図はそれぞれ上記実施例のさらに
他の変形例を示す回路構成図である。
他の変形例を示す回路構成図である。
ここでは前記チャネルの異なる２個のｐ −ＭＯｇ’ｒ
ｊ ４ 、 ’Ｈ−Ｍｏ８Ｔ Ｊ ＃あるｈはＮ −Ｍ
ｏ８Ｔ ４１％Ｐ−ＭＯ８Ｔ（ＪＯ代シニ、同−ｆヤ４
ルｔＤＭＯ８Ｔを挿入するようにしたものである。すな
わち第１３図の場合にはＮ−ＤＩＥ）８Ｔ ４１ 、４
ｇを、第１４図の場合Ｋｔ’ｉＰ−ＭＯ８Ｔ４ｇ、４
ｍをそれぞれ挿入し、第１３図中の一方のＮ −Ｍｏ８
？ １ ｇのｆｆ−）にはＣ−ＭＯＳインバータ１６の
出力信号を、他方ＯＮ −Ｍｏ８Ｔ ４ Ｊのｒ−）に
は上記ｃ−ＭＯ８インバータｓ６の出力信号を反転する
Ｃ−Ｍｏ８インバータ４１の出力信号をそれぞれ与え、
第１４図中の一方ｆ）Ｐ−Ｍｏ８Ｔ４１１（Ｄ’ｌ’−
）にはＣ−Ｍｏ８インバータ３ｃの出力信号を、他方の
Ｐ −Ｍｏ８Ｔ ４ ＃ Ｏｒ −）にはＣ−Ｍｏ８
イｙＩ４−／３６の出力信号を反転するｃ −Ｍｏ８イ
ンΔ−タ５０の出力信号をそれぞれ与えるようにしたも
のである。
ｊ ４ 、 ’Ｈ−Ｍｏ８Ｔ Ｊ ＃あるｈはＮ −Ｍ
ｏ８Ｔ ４１％Ｐ−ＭＯ８Ｔ（ＪＯ代シニ、同−ｆヤ４
ルｔＤＭＯ８Ｔを挿入するようにしたものである。すな
わち第１３図の場合にはＮ−ＤＩＥ）８Ｔ ４１ 、４
ｇを、第１４図の場合Ｋｔ’ｉＰ−ＭＯ８Ｔ４ｇ、４
ｍをそれぞれ挿入し、第１３図中の一方のＮ −Ｍｏ８
？ １ ｇのｆｆ−）にはＣ−ＭＯＳインバータ１６の
出力信号を、他方ＯＮ −Ｍｏ８Ｔ ４ Ｊのｒ−）に
は上記ｃ−ＭＯ８インバータｓ６の出力信号を反転する
Ｃ−Ｍｏ８インバータ４１の出力信号をそれぞれ与え、
第１４図中の一方ｆ）Ｐ−Ｍｏ８Ｔ４１１（Ｄ’ｌ’−
）にはＣ−Ｍｏ８インバータ３ｃの出力信号を、他方の
Ｐ −Ｍｏ８Ｔ ４ ＃ Ｏｒ −）にはＣ−Ｍｏ８
イｙＩ４−／３６の出力信号を反転するｃ −Ｍｏ８イ
ンΔ−タ５０の出力信号をそれぞれ与えるようにしたも
のである。
第１５図ないし第１７図はこの発明の他の実施例を示す
ものであシ、この発明を二つの入力信号ＩＮＡ 、 Ｉ
ＮＢのナンド論理をとるシ＆きットトリガ回路に実施し
た場合である。第１５図において、電位ＶｅＤ印加点と
接地電位印加点との間にはＰ −Ｍｏ８７６ Ｊと２個
のＮ −Ｍｏ８〒１ｊ。
ものであシ、この発明を二つの入力信号ＩＮＡ 、 Ｉ
ＮＢのナンド論理をとるシ＆きットトリガ回路に実施し
た場合である。第１５図において、電位ＶｅＤ印加点と
接地電位印加点との間にはＰ −Ｍｏ８７６ Ｊと２個
のＮ −Ｍｏ８〒１ｊ。
５３が直列接続され、゛上記Ｐ −Ｍｏ８Ｔ １５ Ｊ
と並列にもう１個のＰ −Ｍｏ８Ｔ ５４が接続され、
上記Ｐ −Ｍｏ８Ｔ ＩＩ ＪおよびＮ −Ｍｏ８Ｔ
５ Ｊの両ダートが共通接続されてここに一方の入力信
号ＩＮＡが与えられ、さらに上記Ｐ −Ｍｏ８Ｔ ５４
およびＮ−Ｍｏ８Ｔ５３の両ダートが共通接続されてこ
こに他方の入力信号ＩＮＢが与えられてナントゲート５
５を構成してい、る、また上記ナントゲート土１内のＰ
−Ｍｏ８Ｔ ＃ Ｊあるいは５４とＮ −Ｍｏ８’ｒ
ｊ ｊの直列接続点である回路点（第１の出力点）５
６と電位ＶＤＤ印加゛点との間にはＰ −Ｍｏ８Ｔ １
５ Ｆが挿入され、回路点５６と接地電位印加点との間
にはＮ −ＭＯＢＴ Ｓ Ｂが挿入されている。そして
ま７゛た」記回路点５６にはＣ−Ｍｏ８インバータ５９
０入力端が接続され、回路点５ｅの信号が仁のＣ−Ｍｏ
８インバータｊ＃に与えられる。上記Ｃ−Ｍｏ８インバ
ータ５９の出力信号はもう１個のｃ −Ｍｏ８インバー
タｃｏに与えられると共に、上記Ｐ−ＭＯ８Ｔ Ｊ Ｆ
オよびＮ −Ｍｏ８〒５８の両ゲートに与えられる。
と並列にもう１個のＰ −Ｍｏ８Ｔ ５４が接続され、
上記Ｐ −Ｍｏ８Ｔ ＩＩ ＪおよびＮ −Ｍｏ８Ｔ
５ Ｊの両ダートが共通接続されてここに一方の入力信
号ＩＮＡが与えられ、さらに上記Ｐ −Ｍｏ８Ｔ ５４
およびＮ−Ｍｏ８Ｔ５３の両ダートが共通接続されてこ
こに他方の入力信号ＩＮＢが与えられてナントゲート５
５を構成してい、る、また上記ナントゲート土１内のＰ
−Ｍｏ８Ｔ ＃ Ｊあるいは５４とＮ −Ｍｏ８’ｒ
ｊ ｊの直列接続点である回路点（第１の出力点）５
６と電位ＶＤＤ印加゛点との間にはＰ −Ｍｏ８Ｔ １
５ Ｆが挿入され、回路点５６と接地電位印加点との間
にはＮ −ＭＯＢＴ Ｓ Ｂが挿入されている。そして
ま７゛た」記回路点５６にはＣ−Ｍｏ８インバータ５９
０入力端が接続され、回路点５ｅの信号が仁のＣ−Ｍｏ
８インバータｊ＃に与えられる。上記Ｃ−Ｍｏ８インバ
ータ５９の出力信号はもう１個のｃ −Ｍｏ８インバー
タｃｏに与えられると共に、上記Ｐ−ＭＯ８Ｔ Ｊ Ｆ
オよびＮ −Ｍｏ８〒５８の両ゲートに与えられる。
１＋出力信号ＯＵＴは上記Ｃ−Ｍｏ８インバータ６０か
ら出力される。
ら出力される。
また第１５図回路において、低い側の反転しきい値電圧
ＶｔｈＬは、２個（ＤＰ−Ｍｏ８Ｔｓｘ、ｓａの並列コ
ンダクタンスとＮ −Ｍｏ８Ｔ ｌｉ ＩＩのコンダク
タンスとのコンダクタンス比の設定によって調整され、
また高い側の反転しきい値電圧Ｖｔｈ１は、Ｐ−Ｍｏ８
Ｔ５７のコンダクタンスと２個ＯＮ −Ｍｏ８Ｔ Ｊ
２ 、５ Ｊの直列コンダクタンスとのコンダクタンス
比の設定によって調整される。
ＶｔｈＬは、２個（ＤＰ−Ｍｏ８Ｔｓｘ、ｓａの並列コ
ンダクタンスとＮ −Ｍｏ８Ｔ ｌｉ ＩＩのコンダク
タンスとのコンダクタンス比の設定によって調整され、
また高い側の反転しきい値電圧Ｖｔｈ１は、Ｐ−Ｍｏ８
Ｔ５７のコンダクタンスと２個ＯＮ −Ｍｏ８Ｔ Ｊ
２ 、５ Ｊの直列コンダクタンスとのコンダクタンス
比の設定によって調整される。
さらに上記第１５図において、Ｐ−Ｍｏ８Ｔ ＃ＦとＮ
−Ｍｏ８’ｒ ｌ ＪｌはＣ−Ｍｏ８インａ４−夕６
Ｊを構成するために、この回路の等価回路は第１６図
に示す通シであシ、さらにそ７心金体的なシンがル図は
第１７図に示す通シである。
−Ｍｏ８’ｒ ｌ ＪｌはＣ−Ｍｏ８インａ４−夕６
Ｊを構成するために、この回路の等価回路は第１６図
に示す通シであシ、さらにそ７心金体的なシンがル図は
第１７図に示す通シである。
この実施例回路はヒステリシス特性を有するナントゲー
ト回路として作用し、入力信号ＩＮＡ。
ト回路として作用し、入力信号ＩＮＡ。
ＩＮＢはＭ０８トランジスタのｒ−）に与えられるため
に入力インピーダンスは極めて高く、シかもヒステリシ
ス特性を決定する高い側および低イＩＩＩＪの反転しき
い値電圧はＭＯＳ ）ランジスタのコンダクタンス比の
設定によって調整されるため、集積化した場合に一様な
ヒステリシス特性が得られる。また第６図に示す従来回
路と素子数を比較した場合、前記ナントゲート２１の素
子数を４個とすると、従来では１２個のＭＯＳ ）ラン
ジスタを必要とするが、上記実施例では１０個で済む。
に入力インピーダンスは極めて高く、シかもヒステリシ
ス特性を決定する高い側および低イＩＩＩＪの反転しき
い値電圧はＭＯＳ ）ランジスタのコンダクタンス比の
設定によって調整されるため、集積化した場合に一様な
ヒステリシス特性が得られる。また第６図に示す従来回
路と素子数を比較した場合、前記ナントゲート２１の素
子数を４個とすると、従来では１２個のＭＯＳ ）ラン
ジスタを必要とするが、上記実施例では１０個で済む。
さらに回路点６６と電位ＶＤＤ印加点あるいは接地電位
印加点との間には最大２個のＭＯＳ ）ランジスタが直
列挿入されるのみであり、従来の３個に比較してこの回
路点５６における寄生容量は小さく、シたがって従来の
ものよシも信号遅れが少なく、高速動作に適している。
印加点との間には最大２個のＭＯＳ ）ランジスタが直
列挿入されるのみであり、従来の３個に比較してこの回
路点５６における寄生容量は小さく、シたがって従来の
ものよシも信号遅れが少なく、高速動作に適している。
第１８図ないし第２０図はこの発明の４う一つ他の実施
例を示すものであシ、この発明を二つの入力信号ＩＮＡ
、 ＩＮＢのノア論理をとるシ為ミツ））リガ回路に
実施した場合である。第１８図において、電位ＶＤＤ印
加点と接地印加点との間には２個ＯＰ −Ｍｏ８ｔ Ｆ
Ｊ 、 Ｆ ｊとＮ−ＭＯ８’ｒ１３が直列接続され
、上記Ｎ −ＭＯ８丁１３と並列にもう１個のＮ−Ｍｏ
８ｔ Ｆ ４が接続され、上記Ｐ−ＭＯ８〒１２および
Ｎ −Ｍ０８Ｔ ｒ Ｉの両ダートが共通接続されてこ
こに一方の入力信号！Ｎ人が与えられ、さらに上記Ｐ
−ＭＯ８’ｒ Ｆ ＪおよびＮ −Ｍｏ８ｔ１４の両ｆ
ｆ−）が共通接続されてここに他方の入力信号ＩＮＢが
与えられてノアグー）Ｆ５を構成している。また上記ノ
アｒ−） ７５内のＰ−Ｍｏ８ｔ ７１とＮ−Ｍｏ８ｔ
ＦＪあるいはグーの直列接続点である回路点（第１の回
路点１６と電位ＶＤＤ印加点との間にはｐ −ＭＯ８〒
１１が挿入され、回路点１６と接地電位印加点との間に
はＮ−°、′□ｊ Ｍｏ８ｔ Ｆ ８が挿入されている。そしてｔ九上記回
路点ＦｇＫはＣ−ＭＯＳインバータＦＢＩの入力端が接
続され、回路点Ｖｔｔの信号がこのｃ −ＭＯ８インバ
ータ’１９に与えられる。上記Ｃ−ＭＯ８インインタ１
９の出力信号はもう１個のＣ−ＭＯ８インインタ１１０
に与えられると共に、上記Ｐ−ＭＯ８’ｆ’ Ｆ ７お
よびＮ −Ｍｏ８ｔ ｒ ＬＩＤ両ｆｆ−）Ｋ与えられ
る。また出力信号ＯＵＴは上記Ｃ−ｌｌＩＤ５インバー
タ８０から出力される。
例を示すものであシ、この発明を二つの入力信号ＩＮＡ
、 ＩＮＢのノア論理をとるシ為ミツ））リガ回路に
実施した場合である。第１８図において、電位ＶＤＤ印
加点と接地印加点との間には２個ＯＰ −Ｍｏ８ｔ Ｆ
Ｊ 、 Ｆ ｊとＮ−ＭＯ８’ｒ１３が直列接続され
、上記Ｎ −ＭＯ８丁１３と並列にもう１個のＮ−Ｍｏ
８ｔ Ｆ ４が接続され、上記Ｐ−ＭＯ８〒１２および
Ｎ −Ｍ０８Ｔ ｒ Ｉの両ダートが共通接続されてこ
こに一方の入力信号！Ｎ人が与えられ、さらに上記Ｐ
−ＭＯ８’ｒ Ｆ ＪおよびＮ −Ｍｏ８ｔ１４の両ｆ
ｆ−）が共通接続されてここに他方の入力信号ＩＮＢが
与えられてノアグー）Ｆ５を構成している。また上記ノ
アｒ−） ７５内のＰ−Ｍｏ８ｔ ７１とＮ−Ｍｏ８ｔ
ＦＪあるいはグーの直列接続点である回路点（第１の回
路点１６と電位ＶＤＤ印加点との間にはｐ −ＭＯ８〒
１１が挿入され、回路点１６と接地電位印加点との間に
はＮ−°、′□ｊ Ｍｏ８ｔ Ｆ ８が挿入されている。そしてｔ九上記回
路点ＦｇＫはＣ−ＭＯＳインバータＦＢＩの入力端が接
続され、回路点Ｖｔｔの信号がこのｃ −ＭＯ８インバ
ータ’１９に与えられる。上記Ｃ−ＭＯ８インインタ１
９の出力信号はもう１個のＣ−ＭＯ８インインタ１１０
に与えられると共に、上記Ｐ−ＭＯ８’ｆ’ Ｆ ７お
よびＮ −Ｍｏ８ｔ ｒ ＬＩＤ両ｆｆ−）Ｋ与えられ
る。また出力信号ＯＵＴは上記Ｃ−ｌｌＩＤ５インバー
タ８０から出力される。
また第１８図回路において、低い側の反転しきい値電圧
ｖｔｈＬは、２個ＯＰ −Ｍｏ５ｔ ｒ Ｊ＃ Ｆ Ｊ
の直列コンダクタンスとＮ −ＭＯ８〒１８の；ンダク
タンスとのコンダクタンス比の設定によって調整され、
また高い側の反転しきい値電圧Ｖｔｍは、Ｐ−ＭＯ８？
ＦＦのコンダクタンスと２個のＮ −Ｍｏ８ｔ ｒ Ｊ
、 Ｆ ａの並列コンダクタンスとのコンダクタンス
比の設定によって調整される。
ｖｔｈＬは、２個ＯＰ −Ｍｏ５ｔ ｒ Ｊ＃ Ｆ Ｊ
の直列コンダクタンスとＮ −ＭＯ８〒１８の；ンダク
タンスとのコンダクタンス比の設定によって調整され、
また高い側の反転しきい値電圧Ｖｔｍは、Ｐ−ＭＯ８？
ＦＦのコンダクタンスと２個のＮ −Ｍｏ８ｔ ｒ Ｊ
、 Ｆ ａの並列コンダクタンスとのコンダクタンス
比の設定によって調整される。
さらに上記第１８図において、ｐ −ＭＯ８〒１ｒとＮ
−Ｍｏ８ｔ Ｆ ＃はＣ−ＭＯ８インバータＬ」を構
成するために、この回路の尋価回路は第１９図に示す通
シであシ、さらにその全体的なシンＩル図は第２０図に
示す通シである。
−Ｍｏ８ｔ Ｆ ＃はＣ−ＭＯ８インバータＬ」を構
成するために、この回路の尋価回路は第１９図に示す通
シであシ、さらにその全体的なシンＩル図は第２０図に
示す通シである。
ヒの実施例回路社ヒステリシス特性を有するノアゲート
回路として作用し、入力信号ＩＮＡ 。
回路として作用し、入力信号ＩＮＡ 。
ＩＮＢはＭＯＳ ）ランジスタのダートに与えられるた
めに入力インピーダンスは極めて高く、シかもヒステリ
シス特性を決定する高い儒および低い側の反転しきい値
電圧はＭＯｌｌ ）ランジスタのコンメタタンス比の設
定によりて調整されるため、集積化した場合に一様なヒ
ステリシス特性が得られる。ｔた第７図に示す従来回路
と素子数を比較した場合、前記ノアゲート２４の素子数
を４個とすると、従来では１２個のＭＯＳ ）ランジス
タを必要とするが、上記実施例では１０個で済む。
めに入力インピーダンスは極めて高く、シかもヒステリ
シス特性を決定する高い儒および低い側の反転しきい値
電圧はＭＯｌｌ ）ランジスタのコンメタタンス比の設
定によりて調整されるため、集積化した場合に一様なヒ
ステリシス特性が得られる。ｔた第７図に示す従来回路
と素子数を比較した場合、前記ノアゲート２４の素子数
を４個とすると、従来では１２個のＭＯＳ ）ランジス
タを必要とするが、上記実施例では１０個で済む。
また第１６図に示す実施例回路と同様に、回路点１６と
電位ＶＩＩＤ印加点あるいは接地電位印加点との間には
最大２個０１１１）８）ランジスタが直列挿入されるの
みであ）、従来の３個に比較してこの回路点ｒｅにおけ
る寄生容量は小さく、したがりて従来のものよ〕も信号
遅れが少なく、高速動作に適している。
電位ＶＩＩＤ印加点あるいは接地電位印加点との間には
最大２個０１１１）８）ランジスタが直列挿入されるの
みであ）、従来の３個に比較してこの回路点ｒｅにおけ
る寄生容量は小さく、したがりて従来のものよ〕も信号
遅れが少なく、高速動作に適している。
第２１図ないし第１３１１１はそれぞれこの発明のさら
に他の実施例の構成を示すものである。
に他の実施例の構成を示すものである。
上記各実施例はいずれも高い側と低い側両方の反転しき
い値電圧が調整できる場合であったが、これらの実施例
回路ではいずれか一方のみを調整可能としたものである
。すなわち、第２１図のものは前記第８図回路のＮ−Ｍ
Ｏ８Ｔｓｓを取シ除き、Ｐ −ＭＯ８Ｔ ３４を残すよ
うにしたものであシ、との回路では高い側の反転しきい
値電圧Ｖｔｈｍをきい値電圧ＶｔｈＬはＬｖ、、に固定
されている。まま た第２２図のものは上記とは逆にＰ −ＭＯ８７３４を
取〕除き、Ｎ−ＭＯａＴｊｊを残すようにしたものであ
り、この回路では低い側の反転しきい値側の反転しきい
値電圧ＶｔｈＭは委ｖＤＤに固定されている。さらに第
２３図のものは前記第１５図回路（Ｄ Ｎ −ＭＯ８７
５Ｍを取シ除き、Ｐ −ＭＯ８ＴＩｉｌを残すようにし
たものであシ、□この回路では第２２図回路の場合と同
様に高い側の反転しきい値電圧Ｖｔｈ菖を’ＶＤＤよシ
高い方に調整でき、低い側の反転しきい値電圧ＶｔｈＬ
は” Ｖｌ）Ｄ Ｋ固定されている。
い値電圧が調整できる場合であったが、これらの実施例
回路ではいずれか一方のみを調整可能としたものである
。すなわち、第２１図のものは前記第８図回路のＮ−Ｍ
Ｏ８Ｔｓｓを取シ除き、Ｐ −ＭＯ８Ｔ ３４を残すよ
うにしたものであシ、との回路では高い側の反転しきい
値電圧Ｖｔｈｍをきい値電圧ＶｔｈＬはＬｖ、、に固定
されている。まま た第２２図のものは上記とは逆にＰ −ＭＯ８７３４を
取〕除き、Ｎ−ＭＯａＴｊｊを残すようにしたものであ
り、この回路では低い側の反転しきい値側の反転しきい
値電圧ＶｔｈＭは委ｖＤＤに固定されている。さらに第
２３図のものは前記第１５図回路（Ｄ Ｎ −ＭＯ８７
５Ｍを取シ除き、Ｐ −ＭＯ８ＴＩｉｌを残すようにし
たものであシ、□この回路では第２２図回路の場合と同
様に高い側の反転しきい値電圧Ｖｔｈ菖を’ＶＤＤよシ
高い方に調整でき、低い側の反転しきい値電圧ＶｔｈＬ
は” Ｖｌ）Ｄ Ｋ固定されている。
なおこの発明は上記実施例に限定されるものではなく種
々の変形が可能であることはいうまでも表く、たとえば
前記第１８図回路からＰ−ＭＯ８７Ｆ ｆあるいはＮ
−ＭＯ８Ｔ Ｆ ＩＩのいずれか一方を取シ除いて高い
側あるいは低い側の反転しきい値電圧の一方のみを調整
可能としてもよい。
々の変形が可能であることはいうまでも表く、たとえば
前記第１８図回路からＰ−ＭＯ８７Ｆ ｆあるいはＮ
−ＭＯ８Ｔ Ｆ ＩＩのいずれか一方を取シ除いて高い
側あるいは低い側の反転しきい値電圧の一方のみを調整
可能としてもよい。
以上説明したように仁の発明によれば、集積化した場合
に一様なヒステリシス特性が得られ１かつ従来よシも素
子数が少なくしかも信号遅延時間が少なく高速動作に適
したシ＆ンットトリガ回路を提供することができる。
に一様なヒステリシス特性が得られ１かつ従来よシも素
子数が少なくしかも信号遅延時間が少なく高速動作に適
したシ＆ンットトリガ回路を提供することができる。
第１図はシ＆電ットトリガ回路の一般的な入出力特性図
、第２図ないし第７図はそれぞれ従来のシ＆ミツトトリ
ガ回路の構成図、第８図はこの発明の一実施例の１回路
構成図、第９図はその等価回路図、第１Ｏ図は上記実施
例回路の動作を説明するための波形図、第１１図ないし
構成図、第１５図ないし第１７図はこの発明の他の実施
例を示し、第１５図は回路構成図、第１６図はその等価
回路図、第１７図はそのシンがル図、第１８図ないし第
２０図はこの発明のもう一つ他の実施例を示し、第１８
図は回路構成図、第１９図はその等価回路図、第２０図
はそのシンがル図、第２１図ないし第２３図はそれぞれ
この発明のさらに他の実施例の回路構成図である。 １１ａ＃４．４３＠４ａ＊４ｍ、Ｓ１ｅ６４ｍｌ ９
＃ ｒ Ｊ ＃ ｒ ｊ ＃ ｒ Ｆ ” Ｐチャネル
ＭＯ８）ランジスタ（Ｐ −ＭＯ８Ｔ ）％ ｘｘ、ｓ
ｓ＊ａｚ。 ４１５．４６．１１ａ５１ｍＢＩＩｍｒＭ、ｆ／４゜１
８−ＮｆａｒネルＭＯ８）ランジスＩ （Ｎ−ＭＯ８Ｔ
）１６〜４ Ｊ ＊ ４４ ｅ ４７ ＃ ６０ ＊
ｌ ９− ｇ Ｏａｇ Ｊ 、 ’Ｉ ＃ 、 ８０
、 Ｊｔ Ｊ−Ｃ−ＭＯ８インバータ、５５−すｙｌＰ
ｆ−）、１５−４ノアゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 第５図 第６図 第７図
、第２図ないし第７図はそれぞれ従来のシ＆ミツトトリ
ガ回路の構成図、第８図はこの発明の一実施例の１回路
構成図、第９図はその等価回路図、第１Ｏ図は上記実施
例回路の動作を説明するための波形図、第１１図ないし
構成図、第１５図ないし第１７図はこの発明の他の実施
例を示し、第１５図は回路構成図、第１６図はその等価
回路図、第１７図はそのシンがル図、第１８図ないし第
２０図はこの発明のもう一つ他の実施例を示し、第１８
図は回路構成図、第１９図はその等価回路図、第２０図
はそのシンがル図、第２１図ないし第２３図はそれぞれ
この発明のさらに他の実施例の回路構成図である。 １１ａ＃４．４３＠４ａ＊４ｍ、Ｓ１ｅ６４ｍｌ ９
＃ ｒ Ｊ ＃ ｒ ｊ ＃ ｒ Ｆ ” Ｐチャネル
ＭＯ８）ランジスタ（Ｐ −ＭＯ８Ｔ ）％ ｘｘ、ｓ
ｓ＊ａｚ。 ４１５．４６．１１ａ５１ｍＢＩＩｍｒＭ、ｆ／４゜１
８−ＮｆａｒネルＭＯ８）ランジスＩ （Ｎ−ＭＯ８Ｔ
）１６〜４ Ｊ ＊ ４４ ｅ ４７ ＃ ６０ ＊
ｌ ９− ｇ Ｏａｇ Ｊ 、 ’Ｉ ＃ 、 ８０
、 Ｊｔ Ｊ−Ｃ−ＭＯ８インバータ、５５−すｙｌＰ
ｆ−）、１５−４ノアゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- 一方電位供給点と第１の出力点との間に一方チャネルの
ＭＯＳ ）ランジスタを少くとも１個挿入すると共に他
方電位供給点と上記第１の出力点との間に他方チャネル
のＭＯＳ ）ランジスタを少くとも１個挿入してなる相
補型ＭＯ８ｒ−）回路と、上記第１の出力点の信号が与
えられる相補型ＭＯＳインバータと、上記一方電位供給
点および他方電位供給点のいずれか一方あるいは両方と
上記第１の出力点との間に挿入され、上記相補型ＭＯＳ
インバータの出力信号と同相あるいは逆相の信号によっ
て制御されるＭＯＳ ）ランジスタとを具備し、上記相
補型ＭＯＳイ・／パークの出力信号と同相あるいは逆相
の信号を出力信号とすると共に、所望する反転しきい値
電圧に応じて上記ＭＯ８）ランジスタと上記相補型ＭＯ
８ｆ−ト回路内の一方、他方チャネルのＭＯＳ ）ラン
ジスタとのコンダクタンス比を設定するようにした仁と
を特徴とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586620A true JPS586620A (ja) | 1983-01-14 |
| JPS6358493B2 JPS6358493B2 (ja) | 1988-11-16 |
Family
ID=14372603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10413381A Granted JPS586620A (ja) | 1981-07-03 | 1981-07-03 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586620A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0125733A1 (en) * | 1983-05-13 | 1984-11-21 | Koninklijke Philips Electronics N.V. | Complementary IGFET circuit arrangement |
| US4831590A (en) * | 1986-01-17 | 1989-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory including an output latch having hysteresis characteristics |
| JPH0188524U (ja) * | 1987-12-04 | 1989-06-12 | ||
| JPH0191333U (ja) * | 1987-12-07 | 1989-06-15 | ||
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH047598Y2 (ja) * | 1987-03-16 | 1992-02-27 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
-
1981
- 1981-07-03 JP JP10413381A patent/JPS586620A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0125733A1 (en) * | 1983-05-13 | 1984-11-21 | Koninklijke Philips Electronics N.V. | Complementary IGFET circuit arrangement |
| US4831590A (en) * | 1986-01-17 | 1989-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory including an output latch having hysteresis characteristics |
| JPH0188524U (ja) * | 1987-12-04 | 1989-06-12 | ||
| JPH0191333U (ja) * | 1987-12-07 | 1989-06-15 | ||
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6358493B2 (ja) | 1988-11-16 |
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