JPH09320275A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体記憶装置に関しバーストモードを有しパ
イプライン処理を行うメモリにおいて、メモリセルアク
セス時間を削減し、高速化を図る。 【解決手段】連続アドレス分のメモリセルをそれぞれ異
なるビット線で接続し、同時入出力を行ってデータを一
括でデータレジスタに読み込んでからデータ入出力を行
う。ワード線選択回路１１がワード線ＷＬ００〜ＷＬ０
６を選択状態にすると、メモリセルＭＣ１〜ＭＣ７が同
時にデータ入出力可能状態になってＢＬ１〜ＢＬ７及び
その補信号線ｂＢＬ１〜ｂＢＬ７がデータ伝達を行う。
各メモリセルはそれぞれ別のビット線に接続されている
ため互いのデータに影響を与えることはない。データ入
出力期間が終了するとＷＬ００〜ＷＬ０６は非選択状態
になってＭＣ１〜ＭＣ７はデータ入出力を行えなり、プ
リチャージ信号ＰＣが活性化されてビット線ＢＬ１〜Ｂ
Ｌ７及びｂＢＬ１〜ｂＢＬ７がプリチャージされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
わるものであり、特に連続したアドレスにデータ入出力
を行う半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年の半導体技術の進歩によって電子機
器の動作速度は飛躍的に向上している。特にコンピュー
タシステムでは中央演算処理装置（以下、ＣＰＵと称
す）の動作速度向上がめざましい。しかしＣＰＵが高速
化しても、それに接続される各種の半導体デバイスがＣ
ＰＵの動作に追従できなければシステム全体としての動
作速度は向上しない。特に半導体記憶装置（以下、メモ
リと称す）が低速でデータ入出力に要する時間が遅いと
その間ＣＰＵの動作は事実上停止することになる。そこ
で、ＣＰＵとメモリの間にバッファとなる高速なメモリ
を介在させ、先読み先出し動作を行うことで高速化を図
る構成が取られている。

【０００３】この高速バッファメモリには非同期型と同
期型がある。非同期型メモリは外部から動作タイミング
を制御するクロック信号を必要とせず、アドレス信号を
入力すればデータの読み書きが行えるのでシステム構成
が容易という利点がある。しかしその反面、高速動作を
行うためにはメモリＩＣ内部でタイミング制御用の信号
を生成しなければならず、回路が複雑になる。更に基準
となる信号がないため、どのようなタイミングにも対応
できるようにマージンを持たせなければならず、高速化
することが難しい。同期型メモリは外部からのクロック
信号の入力を必要とするためクロック信号発生回路を必
要とする。しかし、内部動作のタイミングが外部から入
力されたクロック信号を基に作られるため、メモリＩＣ
の内部タイミングコントロールは容易でありマージンも
必要とせず高速化が容易である。このため、現在バッフ
ァメモリとして同期型メモリが取り入れられはじめてい
る。更に高速化する手段として、あるアドレスを入力す
るとそれに続く連続アドレスを自動生成するバースト動
作やデータレジスタを介してデータ入出力を行い、デー
タ入出力中でも次のアドレスを入力可能なパイプライン
動作等を行うメモリが、例えば東芝レビューＶｏｌ．５
０（１９９５年１２月号）に記載されている。

【０００４】図６は従来のスタティックＲＡＭ（以下、
ＳＲＡＭと称す）型メモリセルを用いたパイプラインバ
ーストＳＲＡＭのブロック図を示している。基本的な構
成は、外部から入力されたアドレス信号を内部で使用す
る信号に変換するアドレス回路、外部から入力されたア
ドレス信号の下位２ｂｉｔ分のアドレスをクロック信号
に同期して連続生成するアドレス生成回路、マトリック
ス配置されたメモリセルにより構成されるメモリセルア
レイ部、メモリセルアレイの行を選択するロウ選択回
路、列を選択するカラム選択回路、メモリセルに接続さ
れてデータ入出力経路となるビット線がカラム選択回路
によって接続／非接続されるデータバスおよびデータバ
スに伝達される入出力データを増幅するセンスアンプ回
路、外部とデータの入出力を行う入出力回路および入出
力回路をデータバス・センスアンプ回路との間にデータ
を一時保管する入出力レジスタ回路、そして各回路の動
作制御信号等を外部クロック信号を基に発生させるコン
トロール回路である。

【０００５】パイプラインバーストＳＲＡＭが他のＳＲ
ＡＭと異なるのは外部から入力されたアドレスを起点に
連続アドレスを生成しデータ入出力を行う点と、入出力
回路とメモリセルとのデータ入出力を一時記憶回路であ
るデータレジスタを介して行う点である。図７に示した
タイミング図の上から６つめのタイミングは従来のパイ
プラインバーストＳＲＡＭの動作を簡略化して示してい
る。図７の一番上に示したＣＬＫが外部から入力される
基準信号で、点線で区切られた区間が１サイクルとなっ
ている。アドレス信号が２番目に示したタイミングで入
力されると内部で連続アドレスが生成されてＣＬＫに対
応したタイミングでワード線選択信号を発生させる。こ
の時、最初のワード線選択信号はアドレス入力が終了し
たサイクルで（２番目のサイクル）始まり、メモリセル
からデータ入出力が始まる（上から６番目に示したビッ
ト線の電位状態）。そして２番目のサイクルが終了した
時点でワード線選択期間が終わり、ビット線プリチャー
ジ期間が始まる（上から５番目に示したプリチャージ信
号）。この期間でビット線の電位はＨｉｇｈレベルにチ
ャージされる。このようなサイクルが図７では４連続で
発生するようになっている。又、最初のワード線選択信
号で選択されたメモリセルのデータはデータレジスタに
入力されてからその次のＣＬＫで入出力回路に伝達され
る。よって入出力回路から外部にデータが出力されるの
は、外部からアドレスが入力されてから２ＣＬＫサイク
ル後となるが、その後は１ＣＬＫサイクルごとにデータ
出力される。

【０００６】

【発明が解決しようとする課題】従来のバーストＳＲＡ
Ｍでは、メモリセル選択回路つまり図６で示したロウ選
択回路とカラム選択回路は従来の非同期型ＳＲＡＭと同
じである。連続したアドレスに対応したデータを読み書
きするバースト動作は内部でアドレス信号を連続して生
成する事で行っている。そのためメモリセルを選択する
動作は従来の非同期型メモリの動作と変わらないので、
最初のアドレスから次のアドレスを選択するために必要
となる時間は、ワード線を選択状態にする期間＋データ
の入出力時間＋ビット線のプリチャージ時間の合計であ
るメモリセルアクセス時間で律束される。この３つの期
間を短縮する方法は様々にあるが、特にワード線及びビ
ット線の容量を削減するのが効果的である。そのために
はワード線及びビット線に付加される容量（メモリセル
数）を減らすのが最も効果がある。ただし、メモリセル
アレイの分割もチップ面積を大きくしないためには限度
があり、限界がある。

【０００７】そこで本発明では、連続アドレス選択を一
括で行うことを可能としてメモリセルアクセス時間を短
縮し、高速動作可能な半導体記憶装置を提供することを
目的とする。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、行列に配置されたメモリセル群と、該メモリセル群
中の任意のメモリセルを選択するための行及び列選択手
段と、該行及び列選択手段を外部から入力された基準信
号とアドレス信号とにより連続して選択する手段と、外
部とのデータ入出力を行う入出力回路と、該メモリセル
と該入出力回路とのデータ入出力を一時記憶回路を介し
て行う半導体記憶装置に於いて、同一列に配置された該
メモリセルが複数の異なるビット線に接続されていて、
該行選択手段が該複数の異なるビット線数と同じ数の複
数行を選択することで該一時記憶回路と該連続アドレス
間のデータ入出力を一括して行い、該一時記憶回路は複
数のアドレスに対応する入出力データを一度に記憶し、
記憶したデータを選択して出力することを特徴とする。

【０００９】

【作用】連続したアドレス単位でデータ入出力を行うメ
モリに於いて、同一列に配置されたメモリセルが異なる
ビット線に接続されている。連続アドレスの先頭アドレ
スが入力されると、先頭アドレスに対応するワード線か
ら連続した複数のワード線が同時に選択状態となって、
それに接続されるメモリセル全てがデータ入出力を行
う。入出力を行うデータは一度データレジスタに全て保
管されるが、データレジスタは外部クロック信号に同期
して、１アドレス分毎にデータを入出力する。

【００１０】

【発明の実施の形態】図１は本発明の半導体記憶装置の
実施例を示すブロック図である。図１ではバースト動作
時に連続４アドレス分のデータを入出力する場合を想定
している。図１中のＭＣ１〜ＭＣ７はメモリセルを示し
ており、メモリセルが接続されているＢＬ１〜ＢＬ７及
びｂＢＬ１〜ｂＢＬ７はビット線とその補ビット線、Ｗ
Ｌ００〜ＷＬ０６はワード線を示している。ワード線は
それぞれ異なるメモリセルに接続されるが、全て回路１
１のワード線選択回路に接続されている。メモリセルＭ
Ｃ１はＢＬ１とｂＢＬ１に接続され、メモリセルＭＣ２
はＢＬ２とｂＢＬ２に接続され、というように各メモリ
セルは異なるビット線対に接続されている。回路１０は
ビット線プリチャージ回路でビット線と電源電位をトラ
ンジスタを介して接続している。図１中では簡略化のた
めにＢＬ１及びｂＢＬ１分のみを図示しているが、実際
には全てのビット線対に同じように接続されている。又
ＰＣはプリチャージ制御信号線でビット線及びその補ビ
ット線を電源電位と接続するか否かを制御する。回路１
１はワード線選択回路である。この構成ではＷＬ００に
接続されるメモリセルに対応するアドレスが最初のアド
レスとなり、ＷＬ０１が最初のアドレス＋１、ＷＬ０２
が＋２、ＷＬ０７が＋７となる。

【００１１】図１中のワード線選択回路１１の回路例と
して図４（ａ）を示す。ＮＡＮＤゲート４０１はアドレ
スデコーダ回路、インバータ４０２はワード線ドライバ
回路であり、ＮＡＮＤゲート４０１の入力が全てＨｉｇ
ｈレベルとなる（つまりこのワード線選択回路を選択す
るアドレスが入力された場合）とＮＡＮＤゲート４０１
の出力がＬｏｗレベルになり、これを入力としたワード
線ドライバ４０２の出力がＨｉｇｈレベルとなってワー
ド線が選択状態になる。

【００１２】図１の動作は次のようになる。ワード線選
択回路１１がワード線ＷＬ００〜ＷＬ０６を選択状態に
すると、メモリセルＭＣ１〜ＭＣ７が同時にデータ入出
力可能状態になってＢＬ１〜ＢＬ７及びその補信号線ｂ
ＢＬ１〜ｂＢＬ７がデータ伝達を行う。各メモリセルは
それぞれ別のビット線に接続されているため互いのデー
タに影響を与えることはない。データ入出力期間が終了
するとＷＬ００〜ＷＬ０６は非選択状態になってＭＣ１
〜ＭＣ７はデータ入出力を行えなくなる。そしてプリチ
ャージ信号ＰＣが活性化されてビット線ＢＬ１〜ＢＬ７
及びｂＢＬ１〜ｂＢＬ７がプリチャージされる。このよ
うに連続した複数のアドレスに同時にアクセスできる。

【００１３】図３は本発明の半導体記憶装置の一実施例
を示した図であり、図１の構成のメモリに適用すると最
も効果的なデータレジスタ回路を示している。この場合
も図１と同様にバースト動作時に連続４アドレス分のデ
ータ入出力を行うことを想定している。図中に３０で示
しているのはシフトレジスタであり、ＣＬＫはクロック
信号、ＲＳＴはリセット信号である。データバスはメモ
リセルへのデータ伝達経路、入出力信号線は入出力回路
へのデータ伝達経路を示す。３１１〜３１７で示したの
はレジスタ回路であり、入出力構成によってビット幅は
変わる。

【００１４】図５は本発明の半導体記憶装置の一実施例
であり、図３のシフトレジスタ３０に相当するブロック
図である。図５は７ｂｉｔのシフトレジスタを示してい
る。そして、アドレス信号線ａ０，ａ１，ａ２，ａ３に
よって７ｂｉｔ中の４ビット分が活性化される。ただ
し、例えばａ０が選択されると５００〜５０３の４つが
シフトレジスタとして機能する。ａ１では５０２〜５０
５、ａ２では５０３〜５０６、ａ３では５０４〜５０７
が活性化されてそれぞれ４ビットのシフトレジスタとし
て機能する。ＣＬＫはクロック信号で各４ビットシフト
レジスタの入力ともなる。ＲＳＴはリセット信号で４ビ
ット分のビットシフトが行われた後に５００〜５０７全
てのビットをリセットする。ＤＥ１〜ＤＥ７はデータ入
出力制御信号線でビットが１となったところの制御信号
が活性化状態となって図３のデータレジスタ３１１〜３
１７のデータ入出力を制御する。

【００１５】図３の動作を図５の動作と併せてデータ読
み出し時を例に説明する。外部からアドレスが入力され
ると、図１の様な構成のメモリセル部から７アドレス分
のデータがデータバスを通してデータレジスタ３１１〜
３１７に保持される。次に外部アドレス信号の最下位か
ら２ｂｉｔ分（４アドレス分）のアドレス信号がアドレ
ス信号線ａ１〜ａ３で伝達される。例えば外部アドレス
が０ｘ００（０ｘは１６進数であることを示す）であっ
た場合、ａ０がＨｉｇｈレベルでその他はＬｏｗレベル
になり、外部アドレスが０ｘ０１であった場合にはａ１
がＨｉｇｈレベルでその他がＬｏｗレベルというよう
に、各信号線が一つのアドレスに対応しているとする。
今、外部アドレスが０ｘ００であるとすると、メモリセ
ル部からは０ｘ００から７ｂｉｔ分のデータが図３のデ
ータレジスタへ転送される。そして外部アドレスの最下
位から２ｂｉｔだけを見るとどちらも０であるためアド
レス信号線ａ０が活性化状態、そのほかは非活性化状態
になる。そのため図５で示す５００〜５０３が４ビット
シフトレジスタとして機能する。クロック信号ＣＬＫの
最初のサイクルのＨｉｇｈレベル時に５００を１にする
とＤＥ１が活性化状態になって図３のデータレジスタ３
１１をデータ出力可能とする。この時他のデータレジス
タ３１２〜３１７はデータ出力禁止状態であり、図３の
入出力信号線にはデータレジスタ３１１のデータのみが
伝達されて入出力回路を経て外部に出力される。クロッ
ク信号の２番目のサイクルのサイクルになってＨｉｇｈ
レベルが入力されると、図３の５００は０になり代わり
に５０１が１になってＤＥ２が活性化状態になる。その
ため、図３のデータレジスタ３１２がデータ出力可能と
なり３１１及び３１３〜３１７はデータ出力禁止状態に
なるので、入出力信号線にはデータレジスタ３１２のデ
ータのみが伝達される。クロック信号の３番目のサイク
ルでは図５の５０２が１になって５００、５０１、５０
３は０になる。よって図３のデータレジスタ３１３のみ
が入出力信号線と接続される。クロック信号の４番目の
サイクルでは図５の５０３が１になってその他は０にな
る。よって図３のデータレジスタ３１４のみがデータ出
力を行う。クロック信号の４番目のサイクルでデータレ
ジスタの出力が時と同時にリセット信号ＲＳＴが活性化
状態になって図５の５００〜５０７の全てを０にリセッ
トする。

【００１６】外部アドレスが０ｘ０３であった場合につ
いて述べる。この場合もメモリセル部からは０ｘ００か
ら７ｂｉｔ分のデータを図３のデータレジスタへ転送す
る。そしてａ３のみがＨｉｇｈレベルとなり、図５の５
０３〜５０７の４ビットシフトレジスタが使用可能とな
る。そしてクロック信号ＣＬＫの最初のサイクルのＨｉ
ｇｈレベル期間で５０３が１となり図３の３１４のみが
データ入出力可能となり、ＣＬＫの２番目のサイクルで
は５０３が０、５０４が１となって図３の３１５のみが
入出力可能になる。ＣＬＫの３番目のサイクルでは５０
４が０、５０５が１となり図３の３１６のみがデータ入
出力可能となる。ＣＬＫの４番目のサイクルでは５０５
は０、５０６が１となって図３の３１７のみが入出力可
能となる。最後のクロック信号のサイクルでリセット信
号ＲＳＴにより５００〜５０６の全てが０にリセットさ
れる。

【００１７】図７は本発明の半導体記憶装置のタイミン
グを示すグラフである。図７の１番上の波形がクロック
信号、２番目が外部から入力されるアドレス信号、３番
目が出力されるデータである。４番目は従来の半導体記
憶装置のワード線選択信号、５番目は従来の半導体記憶
装置のプリチャージ信号、６番目が従来の半導体記憶装
置のビット線電位状態を示している。又、７番目が本発
明のワード線選択信号、８番目が本発明のプリチャージ
信号、９番目が本発明のビット線電位状態である。縦に
描かれた点線はクロック信号ＣＬＫの１サイクル期間を
示す。

【００１８】従来の半導体記憶装置では、外部アドレス
信号が入力されるとＣＬＫに同期して連続４アドレスが
自動生成され、ワード線選択信号が４サイクル連続で選
択／非選択状態になる。又、ワード線選択状態が終了す
ると代わりにビット線プリチャージ信号が活性化されて
ビット線をＨｉｇｈレベルにプリチャージする。この時
のビット線電位状態はワード線選択信号が活性化される
とビット線対に電位差が生じ、ワード線選択期間が終わ
ってプリチャージ期間になるとビット線対がＨｉｇｈレ
ベルにプリチャージされる。このワード線選択期間とビ
ット線プリチャージ期間を併せてクロック信号の１サイ
クル分になっている。

【００１９】本発明ではアドレス信号が入力されたサイ
クルでワード線選択信号が活性化されてワード線選択期
間となり、ワード線選択期間が終了するとプリチャージ
信号が活性化されてプリチャージ期間となる。ここまで
は従来の半導体記憶装置と同様であるが、従来の半導体
記憶装置がこの後のサイクルでこのワード線選択期間と
プリチャージ期間とを繰り返すのに対して本発明ではワ
ード線選択期間とプリチャージ期間は最初の１サイクル
だけである。よって本発明を用いれば、データ出力時間
を高速化する上でメモリセルアクセスに要する時間で律
束される必要が無くなる。

【００２０】図２に示すブロック図は本発明の別の半導
体記憶装置の一実施例を示す図である。図２中のＭＣ１
〜ＭＣ８はメモリセルを示し、ＢＬ１〜ＢＬ４及びｂＢ
Ｌ１〜ｂＢＬ４はメモリセルが接続されるデータ入出力
信号線であるビット線を示している。２０で示された回
路はビット線対をトランジスタを介して電源電位に接続
するビット線プリチャージ回路で信号線ＰＣはプリチャ
ージ動作の制御を行うプリチャージ信号線、２１で示さ
れた回路はワード線選択回路で２１１及び２１２はワー
ド線デコーダ回路であり、２１１にはワード線ＷＬ００
〜ＷＬ０３が接続され、２１２にはＷＬ１０〜ＷＬ１３
が接続される。２２で示された信号線はワード線強制選
択信号線である。

【００２１】図２の動作を説明する。クロック信号に同
期するアドレス信号がワード線選択回路２１のワード線
デコーダ２１１を選択したとする。この時、ワード線Ｗ
Ｌ００〜ＷＬ０３が選択状態となってメモりセルＭＣ１
〜ＭＣ４がビット線とＢＬ１〜ＢＬ４及びｂＢＬ１〜ｂ
ＢＬ４に接続されてデータ入出力を行う。この時はワー
ド線デコーダ２１２に接続されるワード線ＷＬ１０〜Ｗ
Ｌ１３は非選択状態でありメモリセルＭＣ５〜ＭＣ８は
ビット線対と接続されない。よってＢＬ１〜ＢＬ４及び
ｂＢＬ１〜ｂＢＬ４はそれぞれに接続されるメモリセル
ただ一つとだけ接続されてデータ入出力を行える。次に
クロック信号に同期してワード線デコーダ２１１が非活
性化されるとそれを検知してプリチャージ終了後（クロ
ック信号で判定することも可能）にワード線強制選択信
号がワード線デコーダ２１２に入力される。このためワ
ード線ＷＬ１０〜ＷＬ１３が選択状態になってメモりセ
ルＭＣ５〜ＭＣ８がそれぞれＢＬ１〜ＢＬ４及びその補
信号線に接続されてデータ入出力を行う。

【００２２】図４（ｂ）は本発明の別の半導体記憶装置
の一実施例を示す図であり、図２のワード線選択回路２
１の一例である。信号線ａ０，ｂａ０，ａ１，ｂａ１は
アドレス信号線である。回路４１及び４２が図２の２１
１及び２１２に相当する。ＮＡＮＤゲート４１１及び４
２１がワード線デコーダ回路であり、その出力に接続さ
れたインバータ４１２及び４２２はワード線ドライバで
ある。ワード線ドライバの出力に接続されているのはワ
ード線ＷＬ００及びＷＬ１０との接続を制御するトラン
スファゲート回路が４１３及び４２３である。このトラ
ンスファゲート４１３及び４２３の制御はワード線強制
選択回路で行われる。図中の４１５及び４２５で示され
る回路がワード線強制選択回路で、ドライバの出力信号
を検知してクロック信号を基に次のアドレスのワード線
を強制的に選択状態にするためのプルアップトランジス
タ４１４及び４２４をコントロールする。

【００２３】動作を説明すると、ワード線ＷＬ００を選
択するアドレス信号が入力されると回路４１のワード線
デコーダ４１１の出力がＬｏｗレベルになりワード線ド
ライバ４１２の出力がＨｉｇｈレベルになる。この時ト
ランスファゲート４１３は図示されていないワード線強
制選択回路の出力により導通状態になっていてＷＬ００
は選択状態となる。ワード線強制選択信号回路にはワー
ド線デコーダ４１１の出力であるＨｉｇｈレベルが入力
されてワード線が選択されたことを記憶するとともにト
ランスファゲート４２３を導通状態に、プルアップトラ
ンジスタ４１４を非導通状態に保つ。よってワード線Ｗ
Ｌ００が選択状態の期間はプリチャージトランジスタ４
１４はＷＬ１０に何ら影響を与えない。又、選択されて
いないワード線デコーダ回路４２ではワード線ドライバ
の出力がＨｉｇｈレベルでワード線ドライバの出力がＬ
ｏｗレベルになっており、トランスファゲート４２３は
ワード線強制選択回路により導通状態になっているため
ワード線ＷＬ１０はＬｏｗレベルで非選択状態である。

【００２４】次にアドレス信号が非活性化されてワード
線デコーダ回路４１のワード線デコーダ４１１の出力が
Ｈｉｇｈレベル、ワード線ドライバ４１２の出力はＬｏ
ｗレベルとなる。トランスファゲート４１３は導通状態
でワード線ＷＬ００は非活性状態となる。この時ワード
線デコーダ４１１のＬｏｗレベルがワード線強制選択回
路４１５に入力されると前記の選択状態で保持した検出
結果とあわせてクロック入力を受けつけるようになる。
そしてビット線プリチャージ期間が終わる、つまりクロ
ックの立ち上がりを検出してプルアップトランジスタを
導通状態にするとともに回路４２のトランスファゲート
４２３を非導通状態にする。よってワード線ＷＬ１０が
選択状態となる。この選択期間もクロック信号と同期し
ており、クロック信号のＨｉｇｈレベル期間が終了する
とともに回路４１のワード線強制選択回路４１５はプル
アップトランジスタ４１４を非導通状態にし回路４２の
トランスファゲート４２３を導通状態に戻す。よってワ
ード線ＷＬ１０は非選択状態になってデータ入出力期間
が終了する。以上からクロック信号の２サイクルで連続
７アドレス分のデータをデータレジスタへ転送する事が
できる。

【００２５】図７のタイミング図の上から１０番目、１
１番目、１２番目に図２の回路のタイミングを示す。ア
ドレス信号が入力されると最初のワード線選択信号が発
生して連続４アドレス分のデータ一度に読み出す。ワー
ド線選択期間が終了するとプリチャージ期間を経て次の
連続４アドレス分のデータを一度に出力してプリチャー
ジ期間になって、外部から次のアドレスが入力されるま
では変化しない。これにより従来では４クロック必要だ
ったデータ入出力を２クロックで終了することができ
る。

【００２６】

【発明の効果】本発明によれば、連続した複数のアドレ
スに対応したデータを一括して読み出し書き込みを行う
ことで、外部とのデータ入出力時間をメモリセルへのア
クセス時間ではなくデータレジスタの入出力時間でコン
トロールできるので、メモリセルへのアクセスに要する
時間が削減できて高速化される。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例を示す図。

【図２】本発明の半導体記憶装置の別の一実施例を示す
図。

【図３】本発明の半導体記憶装置のデータレジスタの一
実施例を示す図。

【図４】本発明の半導体記憶装置のワード線選択回路の
一実施例を示す図。

【図５】本発明の半導体記憶装置のシフトレジスタの一
実施例を示す図。

【図６】従来の半導体記憶装置を示す図。

【図７】本発明の半導体記憶装置の動作タイミングを示
す図。

【符号の説明】

１０，２０ ・・・ ビット線プリチャージ回路 １１，２１ ・・・ ワード線選択回路 ２１１，２１２ ・・・ ワード線デコード回路 ３０ ・・・ シフトレジスタ回路 ４１，４２ ・・・ ワード線デコード回路 ４０１，４１１，４２１ ・・・ ワード線デコーダ ４０２，４１２，４２２ ・・・ ワード線ドライバ ４１３，４２３ ・・・ トランスファゲート回路 ４１４，４２４ ・・・ プルアップトランジスタ ４１５，４２５ ・・・ ワード線強制選択回路 ５０１〜５０６ ・・・ シフトレジスタ構成ビット

Claims (2)

【特許請求の範囲】
1. 【請求項１】行列に配置されたメモリセル群と、該メモ
   リセル群中の任意のメモリセルを選択するための行及び
   列選択手段と、該行及び列選択手段を外部から入力され
   た基準信号とアドレス信号とにより連続して選択する手
   段と、外部とのデータ入出力を行う入出力回路と、該メ
   モリセルと該入出力回路とのデータ入出力を一時記憶回
   路を介して行う半導体記憶装置に於いて、同一列に配置
   された該メモリセルが複数の異なるビット線に接続され
   ていて、該行選択手段が該複数の異なるビット線対数と
   同じ数の複数行を選択することで該一時記憶回路と該連
   続アドレス間のデータ入出力を一括して行うことを特徴
   とした半導体記憶装置。
2. 【請求項２】行列に配置されたメモリセル群と、該メモ
   リセル群中の任意のメモリセルを選択するための行及び
   列選択手段と、外部とのデータ入出力を行う入出力回路
   と、該メモリセルと該入出力回路とのデータ入出力を一
   時記憶装置を介して行い、任意のアドレスを外部から入
   力すると該アドレスに続く連続アドレスを自動生成して
   データ入出力を行う構成の半導体記憶装置に於いて、該
   一時記憶回路は複数のアドレスに対応する入出力データ
   を一度に記憶し、記憶したデータを該アドレス単位で選
   択して出力することを特徴とした半導体記憶装置。