JP2001135098A

JP2001135098A - 半導体記憶装置、この半導体記憶装置を搭載した回路基板、および、この半導体記憶装置の接続試験方法

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Publication number: JP2001135098A
Application number: JP31845799A
Authority: JP
Inventors: Mitsutaka Ikeda; 充貴池田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-11-09
Filing date: 1999-11-09
Publication date: 2001-05-18

Abstract

(57)【要約】【課題】本発明は、試験機能を備えた半導体記憶装置
およびこの半導体記憶装置を搭載する回路基板に関し、
出力端子の数が少ない場合にも接続試験を実行する事を
目的とする。【解決手段】接続試験時に、複数の入力端子で受けた
並列の入力パターンを、出力端子から順次に出力する直
列の出力パターンに変換する変換回路１０を備えた。並
列の入力パターンを直列に変換して出力端子から出力す
るため、出力端子の数が少ない場合にも、接続試験を実
行できる。本発明では、出力端子は、入力端子の数に依
存せず最低１本あればよい。また、専用の試験端子を設
けることなく通常動作に使用する端子だけで各端子の接
続試験が実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、試験機能を備えた半導体記憶装置およびこ
の半導体記憶装置の接続試験方法に関する。また、本発
明は、試験機能を備えた半導体記憶装置を搭載する回路
基板に関する。

【０００２】

【従来の技術】電子部品の小型化により、プリント基板
等の実装密度は向上し、電子機器は小型化してきてい
る。例えば、半導体記憶装置のパッケージの形状は、DI
P（DualIn-line Package）、SOP（Small Outline Packa
ge）、TSOP（Thin Small Outline Package）へと小型化
してきている。パッケージの小型化とともに、半導体記
憶装置の端子の間隔は狭くなる傾向にある。最近では、
半導体記憶装置の端子を２次元に配列したCSP（Chip Si
ze Package）が開発されている。

【０００３】プリント基板に電子部品を搭載した際の電
子部品の端子とプリント基板との接続不良は、パッケー
ジの小型化とともに増える傾向にある。また、端子とプ
リント基板との接続部分を直接確認することが困難にな
ってきている。このため、プリント基板に電子部品を搭
載した際の接続の確認を、簡易かつ確実に行う相互接続
試験方法が望まれている。

【０００４】従来、この種の相互接続試験方法として、
バウンダリスキャン法が知られている。バウンダリスキ
ャン法は、IEEE/ANSI Standard 1491.1として標準化さ
れている試験方法である。図１５は、バウンダリスキャ
ン法の概要を示すブロック図である。電子部品１ａ、１
ｂおよびプリント基板２には、テストデータ入力（TD
I）端子、テストモード選択（TMS）端子、テストクロッ
ク（TCK）端子、テストデータ出力（TDO）端子がそれぞ
れ形成されている。TDI端子、TDO端子、TCK端子、TMS端
子は、専用の試験端子であり、試験以外に使用されるこ
とはない。電子部品１ａ、１ｂの上記試験端子とプリン
ト基板２の上記試験端子とは、それぞれプリント基板２
に形成された配線パターン３により接続されている。

【０００５】電子部品１ａ、１ｂには、試験回路として
複数のBSセル４、命令レジスタ５、バイパスレジスタ
６、TAPコントローラ７が形成されている。各BSセル４
は、コア部８に接続されている全ての端子Tに対応して
配置されており、ラッチ機能を有している。命令レジス
タ５は、TDI端子から供給される試験用の命令を記憶す
る回路である。バイパスレジスタ６は、TDI端子から供
給されたデータをTDO端子に直接出力するための回路で
ある。TAPコントローラ７は、TMS端子で受けたテストモ
ード信号をデコードする機能を有している。

【０００６】なお、図１５に示すように、複数の電子部
品１ａ、１ｂがプリント基板２に搭載されている場合、
電子部品１ａのTDO端子は、隣接する電子部品１ｂのTDI
端子に接続されている。そして、プリント基板２には太
線で示したループ上のスキャンパスPATHが形成されてい
る。上述した電子部品１ａ、１ｂおよびプリント基板２
では、プリント基板２の外部に接続されたコントローラ
（図示せず）は、上記各端子を制御してTDI端子から試
験用の命令および入力パターンを入力する。電子部品１
ａ、１ｂの各試験回路４、５、６、７は、入力された命
令および入力パターンに応じて動作し、TDO端子から出
力パターンを出力する。

【０００７】コントローラは、出力パターンと期待値と
を比較することで、電子部品１ａ、１ｂの各端子Tとプ
リント基板２との接続を確認する。そして、各端子Tの
はんだ付け不良、および電子部品１ａ、１ｂの搭載位置
のずれ等が検出される。バウンダリスキャン法は、専用
の試験端子を必要とし、電子部品の内部に多くの試験回
路を必要とすることから、チップサイズへの影響が大き
い。このため、主に、マイクロプロセッサ、ASIC（Appl
ication Specific IC）等のロジック製品に適用されて
いる。

【０００８】一方、半導体記憶装置等の相互接続試験方
法として、SCITT（Static Component Interconnection
Test Technology）法が開発されている。以下、SCITT法
を適用したSDRAM（Synchronous DRAM）を例に説明す
る。この種のSDRAMは、通常動作モードとは別に相互接
続試験のための試験モードを有している。接続試験モー
ドへの移行は、電源の投入時の初期化処理（パワーオン
シーケンス）を行う前に、所定の端子に所定の信号を与
えることで行われる。SDRAMのようなクロック同期式の
半導体記憶装置は、内部回路の制御を電源の投入時と通
常動作時とで、容易に区別することが可能である。この
ため、接続試験モードへの移行制御を電源の投入時のみ
に行うことで、通常動作モード時に誤って接続試験モー
ドに移行することが防止されている。

【０００９】接続試験モード中、SDRAMの各端子は、制
御端子として使用される一部の端子を除いて、入力パタ
ーンを与える試験時入力端子または出力パターンを出力
する試験時出力端子として使用される。このため、SCIT
T法では、専用の試験端子は不要である。また、SDRAMに
は、入力パターンを論理演算し、演算結果を出力パター
ンとして出力する簡単な演算回路が形成されている。相
互接続試験に必要な回路の規模は、バウンダリスキャン
法に比べて小さい。

【００１０】上述したSCITT法では、例えば同一のプリ
ント基板上に搭載されたメモリコントローラは、SDRAM
の試験時入力端子に入力パターンを与える。SDRAMは、
入力パターンを論理演算し、演算結果を出力パターンと
して出力する。メモリコントローラは、出力パターンと
期待値とを比較し、SDRAMの各端子とプリント基板との
接続を確認する。そして、各端子のはんだ付け不良、お
よびチップの搭載位置のずれ等が検出される。

【００１１】SCITT法では、電源端子、接地端子、テス
ト用の制御端子を除く全ての端子について、接続の確認
を行うことが可能である。検出可能な不良は、０固定不
良、１固定不良、オープン不良、およびAND型、OR型の
ショート不良である。

【００１２】また、上述したように、SCITT法は、専用
の試験端子が不要であり、試験に必要な回路の規模もバ
ウンダリスキャン法に比べて小さい。このため、SCITT
法を適用することによるチップサイズへの影響はほとん
どない。

【００１３】

【発明が解決しようとする課題】ところで、上述したバ
ウンダリスキャン法では、電子部品１ａ、１ｂに試験専
用のTDI端子、TMS端子、TCK端子、TDO端子と、命令レジ
スタ５、TAPコントローラ７等の試験回路とを形成しな
くてはならない。このため、電子部品１ａ、１ｂのチッ
プサイズが増大するという問題があった。チップサイズ
の増大は、製品のコストに直接影響する。このため、特
に、DRAM等の半導体記憶装置にバウンダリスキャン法を
適用することは困難であった。

【００１４】一方、上述したSCITT法では、例えば、デ
ータの入出力端子が１本の半導体記憶装置の相互接続試
験を実行することはできなかった。具体的には、SCITT
法を適用するためには、データの入出力端子の数は、lo
g₂(入力端子数）以上必要である。また、SCITT法は、SD
RAM等のクロック同期式の半導体記憶装置への適用を対
象にしている。具体的には、パワーオンシーケンスを有
する半導体記憶装置への適用を対象とすることで、通常
動作時に誤って接続試験モードに移行することが確実に
防止される。

【００１５】一方、パワーオンシーケンスを有しない非
同期式の半導体記憶装置にSCITT法を適用する場合に、
通常動作時に誤って接続試験モードに入ることを防止す
る技術は提案されていない。このため、現行のSCITT法
を、フラッシュメモリ、SRAM等のクロック非同期式の半
導体記憶装置に適用した場合には、通常動作時に誤って
接続試験モードに移行してしまうおそれがあった。

【００１６】さらに、現行のSCITT法では、プリント基
板に搭載された半導体記憶装置の端子が、外部と未接続
である場合を想定しておらず、このような場合には、相
互接続試験を正しく実行することができなかった。

【００１７】本発明の目的は、出力端子の数が少ない場
合にも接続試験を実行できる半導体記憶装置を提供する
ことにある。本発明の別の目的は、専用の試験端子を設
けることなく、各端子の接続試験を実行できる半導体記
憶装置を提供することにある。本発明の別の目的は、出
力パターンを短くし、接続試験の時間を短くできる半導
体記憶装置を提供することにある。

【００１８】本発明の別の目的は、所定の動作モードで
は使用されない出力端子を備えている半導体記憶装置に
おいて、動作モードによらず各端子の接続試験を実行す
ることにある。本発明の別の目的は、半導体記憶装置の
各端子と各接続部との接続試験を実行できる回路基板を
提供することにある。

【００１９】本発明の別の目的は、半導体記憶装置の各
端子と回路基板との接続試験を容易に実行できる半導体
記憶装置の接続試験方法を提供することにある。

【００２０】

【課題を解決するための手段】図１は、請求項１ないし
請求項５に記載の発明の原理を示すブロック図である。

【００２１】請求項１の半導体記憶装置では、変換回路
１０は、各端子と回路基板との接続試験時に、複数の入
力端子を介して並列の入力パターン（試験パターン）を
受け、このパターンを直列の出力パターンに変換する。
そして、変換された出力パターンは、出力端子から順次
に出力される。並列の入力パターンを直列に変換して出
力端子から出力するため、出力端子の数が少ない場合に
も、接続試験を実行できる。本発明では、出力端子は、
入力端子の数に依存せず最低１本あればよい。

【００２２】また、専用の試験端子を設けることなく通
常動作に使用する端子だけで各端子の接続試験が実行さ
れる。出力端子から出力される出力パターン（期待値）
は、並列の入力パターンを直列に変換しただけのパター
ンである。このため、接続試験を実行するユーザ等は、
出力パターンを解析しやすく、接続不良個所を容易に特
定できる。

【００２３】変換回路１０は、単純な並列直列変換回路
で構成できる。したがって、接続試験に必要な回路面積
は小さく、試験回路がチップサイズに与える影響は小さ
い。請求項２の半導体記憶装置では、通常動作時に、演
算回路１２は、各端子と回路基板との接続試験時に、複
数の入力端子を介して並列の入力パターン（試験パター
ン）を受け、論理演算を実行し、並列の演算結果パター
ンを出力する。変換回路１０は、演算回路１２から出力
される並列の演算結果パターンを受け、このパターンを
直列の出力パターンに変換する。そして、変換された出
力パターンは、出力端子から順次に出力される。

【００２４】入力パターンを演算回路１２で演算するこ
とで、変換回路に供給される入力パターンのデータ量
（ビット数）を減らすことが可能になる。この結果、出
力パターンが短くなり、接続試験の時間が短くなる。ま
た、変換回路の回路規模が小さくなる。請求項１と同様
に、並列の入力パターンを直列に変換して出力端子から
出力するため、出力端子の数が少ない場合にも、接続試
験を実行することができる。出力端子は、入力端子の数
に依存せず最低１本あればよい。

【００２５】請求項３の半導体記憶装置は、複数の通常
動作のうち所定の動作モードで使用される第２出力端子
を備えている。パターン生成回路１４は、変換回路１０
から出力される出力パターンを順次に受け、この出力パ
ターンと異なる直列の第２出力パターンを順次に生成す
る。生成された第２出力パターンは、第２出力端子から
出力される。したがって、第２出力端子を使用しない動
作モードの時には、変換回路１０を使用して接続試験が
実行され、第２出力端子を使用する動作モードの時に
は、変換回路１０およびパターン生成回路１４を使用し
て接続試験が実行される。入力パターンは、第２出力端
子を使用するか否かにかかわらず同一にできる。

【００２６】請求項４の回路基板は、請求項１または請
求項２記載の半導体記憶装置の各端子をそれぞれ接続す
る接続部１６と、制御回路１８とを備えている。制御回
路１８は、接続部１６を介して半導体記憶装置の入力端
子に並列の入力パターンを与え、出力端子から順次に出
力される直列の出力パターンを受ける。そして、出力パ
ターンと期待値とを比較することで、半導体記憶装置の
各端子と各接続部１６との接続試験が実行される。

【００２７】請求項５の半導体記憶装置の接続試験方法
では、半導体記憶装置の入力端子に並列の入力パターン
が与えられる。次に、出力端子から出力される出力パタ
ーンを予め用意された期待値と比較することで、半導体
記憶装置の各端子と回路基板の各接続部との接続試験が
実行される。

【００２８】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００２９】図２は、本発明の半導体記憶装置の第１の
実施形態、半導体記憶装置を搭載した回路基板の一実施
形態、および半導体記憶装置の接続試験方法の一実施形
態を示している。この実施形態は請求項１、請求項４、
および請求項５に対応している。図２において、プリン
ト基板１１上には、フラッシュメモリ１４およびメモリ
コントローラ１５が搭載されている。ここで、プリント
基板１１、フラッシュメモリ１４、およびメモリコント
ローラ１５は、それぞれ図１の回路基板、半導体記憶装
置、および制御回路１８に対応している。フラッシュメ
モリ１４の各端子（/RESET等）とメモリコントローラ１
５の各端子とは、それぞれプリント基板１１上に形成さ
れたランド１７にはんだ付けされている。ランド１７
は、図１の接続部１６に対応している。フラッシュメモ
リ１４側のランド１７とメモリコントローラ１５側のラ
ンド１７とは、図中矢印で示した配線パターン１９で互
い接続されている。矢印の向きは、信号が供給される向
きを示している。

【００３０】メモリコントローラ１５は、ゲートアレイ
等のロジックLSIで形成されている。メモリコントロー
ラ１５は、フラッシュメモリ１４を通常に動作するため
の制御回路、接続試験時に入力パターンをフラッシュメ
モリ１４に供給する回路、および入力パターンに対応し
てフラッシュメモリ１４から出力される出力パターンと
期待値とを比較する回路を有している。

【００３１】フラッシュメモリ１４およびメモリコント
ローラ１５は、それぞれリセット端子/RESET、チップイ
ネーブル端子/CE、ライトイネーブル端子/WE、出力イネ
ーブル端子/OE、複数のアドレス端子A0-A25、１つのデ
ータ入出力端子DQ0を有している。すなわち、フラッシ
ュメモリ１４に対するデータの読み書きは、１つのデー
タ入出力端子DQ0のみを使用して行われる。

【００３２】なお、リセット端子/RESET、チップイネー
ブル端子/CE、ライトイネーブル端子/WE、出力イネーブ
ル端子/OE、アドレス端子A0-A25は、図１の入力端子に
対応している。データ入出力端子DQ0は、図１の出力端
子に対応している。ここで、/RESET等の「/」の表現
は、負論理、すなわち低レベル時に有効になることを意
味している。

【００３３】図３は、フラッシュメモリ１４の内部構成
を示すブロック図である。なお、以降の説明では、“リ
セット信号/RESET”のように、端子に供給される信号に
は、端子名と同じ符号を使用する。また、“リセット信
号/RESET”を“/RESET信号”、“ライトイネーブル信号
/WE”を“/WE信号”というように、各信号名を略して表
すことがある。

【００３４】フラッシュメモリ１４は、各入力信号を取
り込む入力バッファ２２、メモリセル部２３、行デコー
ダ２５、列デコーダ２７、センスアンプ部２９、出力バ
ッファ３４、制御回路３６、およびシフトレジスタ３８
を有している。シフトレジスタ３８は、図１に示した変
換回路１０に対応している。なお、データ入出力端子DQ
0の入力回路およびメモリセル部２３への書き込み回路
は、図示を省略している。

【００３５】各入力バッファ２２は、図２のメモリコン
トローラ１５から供給される入力信号を取り込み、取り
込んだ信号を内部信号に変換しチップ内部に出力してい
る。具体的には、リセット信号/RESETはリセット信号RE
SETBに変換され、チップイネーブル信号/CEはチップイ
ネーブル信号CEBに変換され、ライトイネーブル信号/WE
はライトイネーブル信号WEBに変換され、出力イネーブ
ル信号/OEは出力イネーブル信号OEBに変換され、アドレ
ス信号A0-A25はアドレス信号AI0-AI25に変換されてい
る。ここで、符号の最後に“B”が付く内部信号は、負
論理の信号である。それ以外の内部信号は正論理の信号
である。また、括弧で示した信号は、後述する接続試験
モード時に各端子に供給される信号を示している。すな
わち、接続試験モード時に、試験イネーブル信号/TENT
がリセット端子/RESETに供給され、レジスタシフト信号
RSFTがライトイネーブル端子/WEに供給され、プリセッ
トイネーブル信号PENが出力イネーブル端子/OEに供給さ
れ、試験パターン信号TINがアドレス端子A0-A25に供給
される。

【００３６】制御回路３６は、リセット信号RESETB、チ
ップイネーブル信号CEB、およびライトイネーブル信号W
EBを受け、試験モード信号TESTを出力している。試験モ
ード信号TESTの活性化により、フラッシュメモリ１４
は、通常動作モードから接続試験モードに切り替わる。
シフトレジスタ３８は、各アドレス端子A0-A25に対応す
る複数のラッチ回路４０を直列に接続して形成されてい
る。なお、この実施形態では、図の下側のラッチ回路４
０が、下位のアドレス端子A0に対応し、図の上側のラッ
チ回路４０が上位のアドレス端子A25に対応している。
各ラッチ回路４０は、プリセットイネーブル信号PEN2の
高レベル時に、プリセット端子PREで試験パターン信号T
INを受け、受けた信号をラッチする。また、プリセット
イネーブル端子PENにＬレベルのプリセットイネーブル
信号PEN2を受けている時に、クロック端子に供給される
レジスタシフト信号RSFT2に同期してラッチしているデ
ータを次段のラッチ回路４０に出力する。なお、初段の
ラッチ回路４０の入力端子DINは、接地線に接続されて
いる。最終段のラッチ回路４０の出力端子DOUTからは、
試験出力信号TOUT2が出力されている。各ラッチ回路４
０は、接続試験モード時に活性化される。

【００３７】メモリセル部２３には、複数のメモリセル
MCが縦横に配置されている。行デコーダ２５および列デ
コーダ２７は、それぞれ行方向および列方向のメモリセ
ルMCを選択する回路である。選択されたメモリセルMCか
ら出力される信号は、列デコーダ２７およびビット線BL
介してセンスアンプ部２９に出力されている。センスア
ンプ２９はメモリセルMCから出力される微小な信号を増
幅し、データ出力信号SOUT0として出力する機能を有し
ている。

【００３８】出力バッファ３４は、通常動作時にデータ
出力信号SOUT0を受け、受けたデータをデータ入出力端
子DQ0に出力している。出力バッファ３４は、接続試験
モード時に試験出力信号TOUT2を受け、受けた信号をデ
ータ入出力端子DQ0に試験出力信号TOUTとして出力して
いる。出力バッファ３４は、出力イネーブル信号OEBで
制御されており、出力バッファ３４からの信号の出力
は、出力イネーブル信号OEBが低レベルのときのみ行わ
れる。

【００３９】図４は、ラッチ回路４０の詳細を示してい
る。ラッチ回路４０は、プリセット回路４２と、スイッ
チ回路４４と、ラッチ４６と、スイッチ回路４８とを直
列に接続して構成されている。プリセット回路４２は、
出力が互いに接続されたMOSスイッチ４２ａ、４２ｂ
と、MOSスイッチ４２ａ、４２ｂを制御するインバータ
４２ｃとで構成されている。MOSスイッチ４２ａ、４２
ｂは、pMOSおよびnMOSのソース・ドレインを互いに接続
して形成されている。入力端子DINは、MOSスイッチ４２
ａの入力に接続されている。プリセット端子PREは、MOS
スイッチ４２ｂの入力に接続されている。プリセットイ
ネーブル端子PENは、MOSスイッチ４２ａのpMOSのゲー
ト、MOSスイッチ４２ｂのnMOSのゲート、およびインバ
ータ４２ｃの入力に接続されている。インバータ４２ｃ
の出力は、MOSスイッチ４２ａのnMOSのゲートおよびMOS
スイッチ４２ｂのpMOSのゲートに接続されている。

【００４０】MOSスイッチ４２ａは、プリセットイネー
ブル信号PENが低レベルの時にオンし、入力信号DINを出
力側に伝達する。MOSスイッチ４２ｂは、プリセットイ
ネーブル信号PENが高レベルの時にオンし、プリセット
信号PREを出力側に伝達する。なお、プリセット信号PRE
として、試験パターン信号TINが供給される。スイッチ
回路４４、４８は、それぞれMOSスイッチおよびこのMOS
スイッチを制御するインバータで構成されている。スイ
ッチ回路４４は、クロック信号CLKのＬレベル時にオン
する回路である。スイッチ回路４８は、クロック信号CL
KのＨレベル時（クロック信号/CLKのＬレベル時）にオ
ンする回路である。なお、クロック信号CLKとして、レ
ジスタシフト信号RSFT2が供給されている。

【００４１】ラッチ４６は、２つのインバータの入力と
出力とを互いに接続して形成されている。ラッチ回路４
０は、レジスタシフト信号RSFT2の低レベル時にラッチ
４６にスイッチ回路４４からの信号を保持し、レジスタ
シフト信号RSFT2の高レベル時にラッチ４６に保持して
いるデータを出力する回路である。

【００４２】上述したフラッシュメモリ１４およびメモ
リコントローラ１５を搭載したプリント基板１１では、
以下示すように、フラッシュメモリ１４の各端子と、プ
リント基板１１のランド１７との相互接続試験が行われ
る。相互接続試験では、先ず、メモリコントローラ１５
は、電源の立ち上げ時にフラッシュメモリ１４を制御し
て接続試験モードに移行させる。

【００４３】図５は、フラッシュメモリ１４が接続試験
モードに移行し、さらに接続試験モードから通常動作モ
ードに移行するときの主要な信号のタイミングを示して
いる。電源が投入されると（Power on）、電源電圧VCC
は徐々に所定の電圧まで上昇する。このとき、図２のメ
モリコントローラ１５は、/RESET信号を低レベルにして
いる（図５(a)）。

【００４４】次に、メモリコントローラ１５は、/WE信
号、/CE信号を低レベルにし、この状態を保持しながら/
RESET信号を高レベルにする（図５(b)）。さらに、メモ
リコントローラ１５は、/RESET信号を低レベルにする
（図５(c)）。図３の制御回路３６は、/RESET信号の高
レベルおよび低レベルの変化を受け、試験信号TESTを活
性化する（図５(d)）。そして、フラッシュメモリ１４
は、接続試験モードになり、図３のシフトレジスタ３８
が活性化される。

【００４５】この後、メモリコントローラ１５は、/RES
ET信号を低レベルに保持した状態で相互接続試験を実行
する。相互接続試験を完了した後、メモリコントローラ
１５は、/RESET信号を高レベルにする（図５(e)）。制
御回路３６は、リセット信号/RESETの高レベルを受けて
試験信号TESTを低レベルにする（図５(f)）。そして、
フラッシュメモリ１４は、通常動作モードになる。

【００４６】すなわち、この実施形態では、相互接続試
験は、通常動作を開始する前のリセットシーケンス中に
実行される。また、通常動作時において、/WE信号、/CE
信号が低レベルのときに/RESET信号を変化させることは
ない。このため、通常動作中の誤った動作またはノイズ
により、チップが接続試験モードに移行することが防止
される。したがって、クロック信号を有しない非同期式
の半導体記憶装置でも接続試験モードに確実に移行する
ことができる。さらに、専用の試験端子は不要になる。

【００４７】図６は、メモリコントローラ１５およびフ
ラッシュメモリ１４が相互接続試験を実行する際の主要
な信号のタイミングを示している。上述したように、接
続試験モード時は、試験イネーブル信号/TENTがリセッ
ト端子/RESETに供給され、プリセットイネーブル信号PE
Nが出力イネーブル端子/OEに供給され、試験パターン信
号TINがアドレス端子Aに供給され、レジスタシフト信号
RSFTがライトイネーブル端子/WEに供給され、試験出力
信号TOUTがデータ入出力信号DQ0から出力される。

【００４８】メモリコントローラ１５は、相互接続試験
時の間、/RESET信号および/CE信号を低レベルにしてい
る。まず、メモリコントローラ１５は、PEN信号の立ち
上がりエッジに同期して、フラッシュメモリ１４の各試
験端子TINに並列の試験パターン１を供給する（図６
(a)）。図４のラッチ回路４０は、PEN信号の高レベルを
受けて、試験パターン１をラッチ４６に取り込む。

【００４９】次に、メモリコントローラ１５は、RSFT信
号を所定の周期で高レベルにし、図２のシフトレジスタ
３８をシフト動作させる（図６(b)）。シフトレジスタ
３８は、RSFT信号を受けて、最終段のラッチ回路４０に
ラッチされているデータを順次に直列の試験出力信号TO
UT2として出力する。このとき、PEN信号（＝/OE信号）
は、低レベルであるため、試験出力信号TOUT2は、試験
出力信号TOUTとして外部に出力される（図６(c)）。す
なわち、並列で供給された試験パターン１が直列の出力
パターンとして出力される。

【００５０】メモリコントローラ１５は、順次出力され
る直列の試験出力信号TOUTを受け、この信号と期待値と
を比較する。そして、フラッシュメモリ１４の各端子と
ランド１７との接続状態が判定される。図７は、メモリ
コントローラ１５が各試験端子TINに供給する試験パタ
ーン（入力パターン）と、出力端子DQ0から出力される
出力パターン（期待値）との一例を示している。この例
では、説明を簡単にするため、アドレス信号は７ビット
とし、入力パターンは、“Walking-1”および“All-0”
としている。

【００５１】なお、“Walking-1”は、着目する１つの
試験時入力端子のみに順次高レベルのデータ（図中の
“１”）を与える試験パターンであり、“All-0”は、
全ての試験時入力端子に低レベルのデータ（図中の
“０”）を与える試験パターンである。この例では、８
通りの試験パターンがフラッシュメモリ１４に供給され
る。図３のシフトレジスタ３８は、並列の試験パターン
をPRE端子から取り込み、取り込んだパターンをCLK端子
に供給されるRSFT2信号に同期して、直列の出力パター
ン（TOUT信号）として順次に出力する。

【００５２】フラッシュメモリ１４の各端子とプリント
基板１１のランド１７との接続が正常な場合、図に示し
たように試験パターンと出力パターンの論理は同一にな
る。すなわち、試験パターンがそのまま期待値となる。
また、１つの出力端子で接続試験が実行可能である。図
８は、アドレス端子A0に１固定不良があるときの出力パ
ターンを示している。

【００５３】この場合、全ての試験パターンにおいて、
最初のRSFT2信号に同期して出力されるTOUT信号が、高
レベル“Ｈ”になる。このため、接続試験を実行するユ
ーザ等は、接続不良個所を容易に特定できる。図９は、
アドレス端子A1、A2にオア型ショート不良があるときの
出力パターンを示している。

【００５４】この場合、２行目および３行目の試験パタ
ーンに対応する出力パターンのうち、２番目および３番
目のRSFT2信号に同期して出力されるTOUT信号が、高レ
ベルになる。このため、図８の場合と同様に、接続不良
個所を容易に特定できる。以上、本発明の半導体記憶装
置、この半導体記憶装置を搭載した回路基板、およびこ
の半導体記憶装置の接続試験方法では、並列の試験パタ
ーン（入力パターン）をシフトレジスタ３８で受け、こ
のパターンを直列の出力パターンに変換し出力した。こ
のため、出力端子DQの数が少ない場合にも、接続試験を
実行できる。出力端子は、入力端子の数に依存せず最低
１つあればよい。

【００５５】また、専用の試験端子を設けることなく通
常動作に使用する端子だけで接続試験モードに移行する
ことができ、各端子の接続試験を実行することができ
る。出力パターン（期待値）は、並列の入力パターンを
直列に変換したパターンであるため、接続試験を実行す
るユーザ等は、接続不良個所を容易に特定できる。ま
た、シフトレジスタ３８を構成するラッチ４０は、バウ
ンダリスキャン法と異なり入力端子にだけ形成すればよ
い（バウンダリスキャン法では、全端子にラッチが必
要）。このため、接続試験に必要な回路面積を小さくす
ることができる。すなわち、試験回路がチップサイズに
与える影響は小さい。

【００５６】図１０は、本発明の半導体記憶装置の第２
の実施形態を示している。この実施形態は、請求項２に
対応している。なお、第１の実施形態と同一の回路につ
いては、同一の符号を付し、これ等の回路については、
詳細な説明を省略する。この実施形態では、フラッシュ
メモリ１４は、アドレス端子A0-A22に対応する入力バッ
ファ２２とシフトレジスタ５０との間にデコーダ５２を
有している。

【００５７】デコーダ５２は、接続試験モード時に活性
化され、各入力バッファ２２から供給される並列の試験
パターン（アドレス信号AI0-AI22）を受け、受けた信号
を論理演算し、並列の演算結果パターンOP0-OP7として
出力する。シフトレジスタ５０は、８つのラッチ回路４
０（図示せず）を直列に接続して形成されている。シフ
トレジスタ５０は、ラッチ回路４０の数を除いて第１の
実施形態のシフトレジスタ３８と同一である。シフトレ
ジスタ５０は、接続試験モード時に活性化され、演算結
果パターンOP0-OP7を受け、このパターンを直列の出力
パターンに変換し、出力バッファ３４に出力している。

【００５８】デコーダ５２およびシフトレジスタ５０以
外の構成は、第１の実施形態と同一である。なお、図１
０では、図３のメモリセル部２３、行デコーダ２５、列
デコーダ２７、センスアンプ部２９の図示を省略してい
る。図１１は、デコーダ５２の論理テーブルの例を示し
ている。論理テーブルは、例えば、SCITT法で使用され
る論理テーブルを流用して形成することができる。この
論理テーブルでは、２３ビットの入力信号（入力パター
ン）に対して、８ビットのデコード信号（出力パター
ン）が出力される。また、この例では、入力パターン
は、“Walking-1”および“All-0”としている。

【００５９】この実施形態では、デコーダ５２は、外部
から入力バッファ２２に供給される２３ビットの並列の
入力パターンを、８ビットの並列の演算結果パターンOP
0-OP7に変換する。そして、この演算結果パターンOP0-O
P7が、シフトレジスタ５０に供給される。シフトレジス
タ５０は、第１の実施形態と同様に、受けた並列の演算
結果パターンOP0-OP7を直列の出力パターンに変換し、
出力バッファ３４を介して順次に試験出力信号TOUTとし
て出力する。ここで、１つの試験パターンは、シフトレ
ジスタ５０を８回シフト動作するだけで出力バッファ３
４から出力される。すなわち、第１の実施形態に比べ、
試験時間が大幅に短縮される。

【００６０】そして、出力バッファ３４から出力される
直列の試験出力信号TOUTと期待値とを比較することで、
フラッシュメモリ１４の各端子とランド１７との接続状
態が判定される。この実施形態においても、上述した半
導体記憶装置の第１の実施形態と同様の効果を得ること
ができる。さらに、この実施形態では、デコーダ５２
は、外部から入力バッファ２２に供給される２３ビット
の並列の入力パターンを、８ビットの並列の演算結果パ
ターンOP0-OP7に変換した。このため、シフトレジスタ
５０を８回シフト動作するだけで、１つの試験パターン
を出力バッファ３４から出力することができる。したが
って、試験時間を大幅に短縮することができる。

【００６１】図１２は、本発明の半導体記憶装置の第３
の実施形態を示している。この実施形態は、請求項３に
対応している。なお、第１の実施形態と同一の回路につ
いては、同一の符号を付し、これ等の回路については、
詳細な説明を省略する。この実施形態では、フラッシュ
メモリ１４は、シフトレジスタ３８からの試験出力信号
TOUT2を受けるパターン生成回路５４と、パターン生成
回路５４の出力を受ける出力バッファ３４ａとを有して
いる。出力バッファ３４ａは、図３の出力バッファ３４
と同一の回路である。

【００６２】パターン生成回路５４および出力バッファ
３４ａ以外の構成は、第１の実施形態と同一である。な
お、図１２では、図３のメモリセル部２３、行デコーダ
２５、列デコーダ２７、センスアンプ部２９の図示を省
略している。

【００６３】パターン生成回路５４は、インバータで形
成されている。すなわち、パターン生成回路５４は、試
験出力信号TOUT2を受け、反転した試験出力信号/TOUT2
を出力バッファ３４ａに出力している。出力バッファ３
４ａは、通常動作時に図示しないセンスアンプ部からの
データ出力信号を受け、受けたデータをデータ入出力端
子DQ1に出力している。また、出力バッファ３４ａは、
接続試験モード時に試験出力信号/TOUT2を受け、受けた
信号をデータ入出力端子DQ1に試験出力信号TOUT1として
出力している。出力バッファ３４ａは、出力バッファ３
４と同様に出力イネーブル信号OEBで制御されている。
データ入出力端子DQ1は図１に示した第２出力端子に対
応している。

【００６４】ここで、データ入出力端子DQ1は、動作モ
ードによっては外部と接続されない端子である。すなわ
ち、この実施形態の半導体記憶装置は、データ入出力端
子の語構成を１ビットまたは２ビットに切り替え可能な
機能を有している。この実施形態では、接続試験モード
時に、データ入出力端子DQ1の使用の有無にかかわら
ず、同一の試験パターンTINがアドレス端子Aから供給さ
れる。シフトレジスタ３８は、第１の実施形態と同様
に、並列のアドレス信号AIを受け、直列の試験出力信号
TOUT2を出力する。パターン生成回路５４は、試験出力
信号TOUT2の反転信号である試験出力信号/TOUT2を出力
する。

【００６５】データ入出力端子DQ1がプリント基板に接
続されている場合、試験出力信号TOUT2、/TOUT2の両方
を使用して相互接続試験が行われる。データ入出力端子
DQ1がプリント基板に接続されていない場合、試験出力
信号TOUT2のみを使用して相互接続試験が実行される。
すなわち、データ入出力端子DQ1を使用するか否かにか
かわらず、同一の試験パターンで相互接続試験が実行さ
れる。

【００６６】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、シフトレジスタ３８から出力される試
験出力信号TOUT2を受けて新たな出力パターン/TOUT2を
生成するパターン生成回路５４を形成したので、データ
入出力端子DQ1のプリント基板への接続の有無にかかわ
らず、同一の試験パターンで各端子の接続試験を実行す
ることができる。

【００６７】図１３は、本発明の半導体記憶装置の第４
の実施形態を示している。この実施形態は、請求項１に
対応している。この実施形態の半導体記憶装置は、複数
のシフトレジスタ３８ａ、３８ｂ、...および複数の出
力バッファ３４を有している。各シフトレジスタ３８
ａ、３８ｂ、...は、入力バッファ２２を介して複数の
アドレス端子Aに接続されている。各シフトレジスタ３
８ａ、３８ｂ、...は、接続されるアドレス端子Aの数と
同じ数のラッチ回路４０を直列に接続して形成されてい
る。すなわち、複数のアドレス端子Aは、各シフトレジ
スタ３８ａ、３８ｂ、...毎にグループ分けされてい
る。

【００６８】例えば、シフトレジスタ３８ａは８個のラ
ッチ回路４０を有し、シフトレジスタ３８ｂは、１０個
のラッチ回路４０を有している。この実施形態では、接
続試験モード時に、複数のシフトレジスタ３８ａ、３８
ｂ、...に対応するアドレス端子Aから試験パターンが供
給される。この際、各シフトレジスタ３８ａ、３８
ｂ、...のラッチ回路４０の数は、第１の実施形態に比
べ少ないため、出力パターンの出力時間が短縮される。
この結果、試験時間が短縮される。

【００６９】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、複数のシフトレジスタ３８ａ、３８
ｂ、...を形成し、複数のアドレス端子Aを各シフトレジ
スタ３８ａ、３８ｂ、...毎にグループ分けした。この
ため、接続試験モード時に、出力パターンの出力時間を
短縮することができ、試験時間を短縮することができ
る。このように、本発明は、出力端子の数の少ない半導
体記憶装置に限らず、出力端子の数が８個または１６個
等の半導体記憶装置に適用しても顕著な効果を得ること
ができる。

【００７０】なお、上述した半導体記憶装置の第１の実
施形態では、本発明をフラッシュメモリ１４に適用した
例について述べた。しかしながら、本発明を他のクロッ
ク非同期式の半導体記憶装置に適用してもよい。また、
本発明をクロック同期式の半導体記憶装置に適用しても
よい。上述した半導体記憶装置の第２の実施形態では、
デコーダ５２をSCITT法の論理テーブルで構成した例に
ついて述べた。しかしながら、デコーダ５２の論理テー
ブルはこれに限定されず、出力パターンのビット幅が入
力パターンのビット幅より小さくなるテーブルであれば
よい。

【００７１】上述した半導体記憶装置の第３の実施形態
では、本発明を外部と接続されない可能性のあるデータ
入出力端子DQ1を有するフラッシュメモリに適用した例
について述べた。しかしながら、例えば、本発明を外部
と接続されない可能性のあるレディ／ビジー端子RY/BY
を有するフラッシュメモリに適用してもよい。さらに、
本発明を語構成を８ビットまたは１６ビットに切り替え
可能な半導体記憶装置に適用してもよい。

【００７２】上述した半導体記憶装置を搭載した回路基
板の第１の実施形態では、プリント基板１１上にメモリ
コントローラ１５を搭載し、このメモリコントローラ１
５でフラッシュメモリ１４を制御し接続試験を実行した
例について述べた。しかしながら、図１４に示すよう
に、フラッシュメモリ１４を搭載するプリント基板５８
に、各ランド１７にそれぞれ接続される端子６０ａを有
する端子部６０を形成し、この端子部６０を介してプリ
ント基板５８の外部からフラッシュメモリ１４を制御し
接続試験を実行してもよい。

【００７３】上述した半導体記憶装置を搭載した回路基
板の第１の実施形態では、フラッシュメモリ１４の各端
子をプリント基板１１のランド１７にはんだ付けし、こ
のはんだ付け部の相互接続試験を行う例について述べ
た。しかしながら、フラッシュメモリ１４の端子をプリ
ント基板１１に熱圧着等し、この圧着部の相互接続試験
を行ってもよい。

【００７４】以上の実施形態において説明した発明を整
理して以下の項を開示する。（１）請求項１または請求項２記載の半導体記憶装置に
おいて、複数の前記出力端子と、前記各出力端子にそれ
ぞれ対応する複数の前記変換回路とを備えたことを特徴
とする半導体記憶装置。この半導体記憶装置は、複数の
出力端子に対応してそれぞれ複数の変換回路を備えてい
る。各変換回路は、並列の入力パターンを、それぞれ直
列の出力パターンに変換する。各出力端子は、直列の出
力パターンをそれぞれ出力する。この結果、複数の出力
端子により並列の出力パターンが出力され、出力パター
ンの出力に必要な時間が短くなる。したがって、試験時
間が短縮される。

【００７５】（２）請求項１または請求項２記載の半導
体記憶装置において、前記変換回路は、複数のラッチ回
路を直列に接続したシフトレジスタで構成されているこ
とを特徴とする半導体記憶装置。この半導体記憶装置で
は、変換回路が、複数のラッチ回路を直列に接続したシ
フトレジスタで構成されている。このため、変換回路を
容易に構成することができる。

【００７６】（３）請求項１または請求項２記載の半導
体記憶装置の前記入力端子または前記出力端子をそれぞ
れ接続する接続部と、該接続部を介して、前記各端子に
それぞれ接続される端子部とを備えたことを特徴とする
半導体記憶装置を搭載した回路基板。この回路基板で
は、端子部は、接続部を介して請求項１または請求項２
記載の半導体記憶装置の各端子に接続されている。この
ため、例えば、回路基板の外部から端子部を介して入力
端子に入力パターンを与え、出力端子から出力される出
力パターンを端子部を介して回路基板の外部に出力する
ことで、半導体記憶装置の各端子と各接続部との接続試
験を行うことができる。

【００７７】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は、発明の一例に
過ぎず、本発明は、これに限定されるものではない。本
発明を逸脱しない範囲で変更可能であることは明らかで
ある。

【００７８】

【発明の効果】請求項１の半導体記憶装置では、専用の
試験端子を設けることなく、各端子の接続試験を実行す
ることができる。出力端子の数は、入力端子の数に依存
せず最低１本あればよい。

【００７９】請求項２の半導体記憶装置では、演算回路
により変換回路に供給する入力パターンのデータ量（ビ
ット数）を減らすことができる。したがって、出力パタ
ーンを短くでき、接続試験の時間を短くできる。請求項
３の半導体記憶装置では、複数の動作モードのうち所定
の動作モードのみで使用する第２出力端子を備えている
場合にも、動作モードによらず各端子の接続試験を実行
することができる。

【００８０】請求項４の半導体記憶装置を搭載した回路
基板では、半導体記憶装置の各端子と各接続部との接続
試験を容易に実行することができる。請求項５の半導体
記憶装置の接続試験方法では、専用の試験端子を設ける
ことなく、半導体記憶装置の各端子と回路基板との接続
試験を容易に実行することができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項５に記載の発明の原理を
示すブロック図である。

【図２】本発明の半導体記憶装置、半導体記憶装置を搭
載した回路基板、および半導体記憶装置の接続試験方法
の第１の実施形態を示す全体構成図である。

【図３】フラッシュメモリの内部構成を示すブロック図
である。

【図４】ラッチ回路を示す回路図である。

【図５】接続試験モードへの移行の制御を示すタイミン
グ図である。

【図６】相互接続試験を実行する状態を示すタイミング
図である。

【図７】第１の実施形態における試験パターンと出力パ
ターンとを示す説明図である。

【図８】第１の実施形態における接続不良時の出力パタ
ーンの例を示す説明図である。

【図９】第１の実施形態における別の接続不良時の出力
パターンの例を示す説明図である。

【図１０】本発明の半導体記憶装置の第２の実施形態を
示すブロック図である。

【図１１】図１０のデコーダの論理テーブルを示す説明
図である。

【図１２】本発明の半導体記憶装置の第３の実施形態を
示すブロック図である。

【図１３】本発明の半導体記憶装置の第４の実施形態を
示すブロック図である。

【図１４】本発明の半導体記憶装置を搭載する回路基板
の別の例を示すブロック図である。

【図１５】従来のバウンダリスキャン法の概要を示すブ
ロック図である。

【符号の説明】１０変換回路１２演算回路１４パターン生成回路１６接続部１８制御回路１１プリント基板１４フラッシュメモリ１５メモリコントローラ１７ランド１９配線パターン２２入力バッファ２３メモリセル部２５行デコーダ２７列デコーダ２９センスアンプ部３４、３４ａ出力バッファ３６制御回路３８、３８ａ、３８ｂシフトレジスタ４０ラッチ回路５０シフトレジスタ５２デコーダ５４パターン生成回路５８プリント基板６０端子部 A0-A25 アドレス端子 /CE チップイネーブル端子、チップイネーブル信号 DQ0、DQ1 データ入出力端子 MC メモリセル /OE 出力イネーブル端子、出力イネーブル信号 PEN プリセットイネーブル信号 /RESET リセット端子、リセット信号 RSFT レジスタシフト信号 /TENT 試験イネーブル信号 TIN 試験パターン信号 /WE ライトイネーブル端子、ライトイネーブル信号

Claims

【特許請求の範囲】

【請求項１】通常動作で使用される入力端子および出
力端子と、前記各端子の回路基板との接続試験時に、複数の前記入
力端子で受けた並列の入力パターンを、前記出力端子か
ら順次に出力する直列の出力パターンに変換する変換回
路とを備えたことを特徴とする半導体記憶装置。
【請求項２】通常動作で使用される入力端子および出
力端子と、前記各端子の回路基板との接続試験時に、複数の前記入
力端子で受けた並列の入力パターンを、論理演算する演
算回路と、該演算回路から出力される並列の演算結果パターンを受
け、前記出力端子から順次に出力する直列の出力パター
ンに変換する変換回路とを備えたことを特徴とする半導
体記憶装置。
【請求項３】請求項１または請求項２記載の半導体記
憶装置において、複数の前記通常動作のうち所定の動作モードで使用され
る第２出力端子と、前記変換回路から出力される前記出力パターンを受け、
該出力パターンと異なる第２出力パターンを生成し、該
第２出力パターンを前記第２出力端子から順次に出力す
るパターン生成回路とを備えたことを特徴とする半導体
記憶装置。
【請求項４】請求項１または請求項２記載の半導体記
憶装置の前記各端子をそれぞれ接続する端子部を備え、前記接続部を介して、前記入力端子に並列の前記入力パ
ターンを与えるとともに前記出力端子から出力される直
列の前記出力パターンを受けて、前記半導体記憶装置の
前記各端子と前記各接続部との接続を判定する制御回路
を備えたことを特徴とする半導体記憶装置を搭載した回
路基板。
【請求項５】回路基板に搭載される請求項１または請
求項２記載の半導体記憶装置の複数の前記入力端子に並
列の前記入力パターンを供給し、該試験パターンを前記出力端子から出力される直列の前
記出力パターンを受けて、前記半導体記憶装置の各端子
と前記回路基板との接続を判定することを特徴とする半
導体記憶装置の接続試験方法。