TW451464B - Semiconductor memory device, circuit board mounted with semiconductor memory device, and method for testing interconnection between a semiconductor memory device with a circuit board - Google Patents

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4 經濟部智慧財產局員工消費合作社印製 5 1 46 4 A7 —__ 五、發明說明（t ) 本發明之背景 ΐ·本發明之界定範圍 本發明係論及一種半導體記憶體元件，以及詳言之， 其係論及一種具有某種測試功能之半導體記憶體元件。 本發明亦論及一種安裝有一半導體記憶體元件之電路 板。 本發明尚論及_種可用以測試一半導體記憶體元件與 一電路板間之互連狀況的方法。 2.相關技藝之說明 由於電子組件之尺寸縮小所致，一印刷接線板等之安 裝密度正不斷在增加，以及電子器具之尺寸正愈變愈小。 舉例而言，一半導體記憶體元件之包封形狀，業已自DIp (雙列式封裝），縮小至SOP (小外形封裝），乃至TS0P (薄小外形封裝）。彼等半導體記憶體元件端子間之間隔 ’亦愈變愈窄，乃至彼等封裝之尺寸縮小。近年來，則已 開發出一種半導趙記憶想端子成二維排列之Csp (晶片尺 寸封裝）。 隨著彼等封裝之尺寸縮小，在將電子組件安裝至電路 板上面之時刻，彼等電子組件和印刷接線板之端子間，則 益加會有連接失敗發生。而且，一端子與一印刷接線板間 之互連狀況的確認，則變得益加困難。基於此一理由，一 電子組件與一安裝有此組件之印刷接線板間的連接，實希 望有一種可輕易穩當做確認之互連狀況測試方法。 此種方法已知有一種邊界掃描方法。此邊界掃描方法 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ί請先閲讀嘴面之注意事項再填寫本頁}

I -— — II A7 _________B7______ 五、發明說明（2 ) 即一標準化為IEEE.ANSI Standard 149 1.1之測試方法。 第1圖係一可顯示上述邊界掃描方法之梗概的方塊圖 〇 在一印刷接線板2上面，和每一電子組件丨3和丨b内， 形成有一丁DI (測試資料輸入）端子、一 TMS (測試模態 選擇）端子、一 TCK (測試時鐘信號）端子、和一 TD〇 ( 測試資料輸出）端子。此等TDi、TDO、TCK、和TMS端 子，係專屬測試用之端子，而未做其他用途。該等電子組 件U和lb之每一測試端子，係依據該接線板2上面所形成 之一接線樣式3，連接至每一對應之測試端子。 在該等電子組件la和lb兩者内，具現有多數之Bs晶 格4 一才曰令暫存器5、一旁通暫存器6、和一 tap控制器7 而成為一測試電路。其B S晶格4係安排在該等電子組件 la和lb内，而與彼等連接至一晶芯單元8之對應端子丁相 對應，以及係具有一閂定功能。其指令暫存器5係一可儲 存一為上述TDI端子所接收而做測試用之指令的電路。其 旁通暫存器6係一可用以直接輸出上述端子所接收之 1料的電路。其TAP控制器7係具有一可解碼上述tdi端子 所接收之測試模態信號的功能。 當多數類似電子組件1 a和丨b之電子|且件1如第1圖中 所示地安裝在上述印刷接線板2上面時，其電子組件丨&之

Π)(.)端子' 係與其相鄰電子組件〗b之TDI端子相連接。在 玆印剐接線板2上面·將會形成一以粗實線表示之掃描路 徑 PATH I I - — — — — — —--*--I I I-------— — II (請先《讀背面之注意事項再填寫本頁)

/.-¾ «. 'i ^ 97 *4 ) ' ------*------J A7 451464 B7____ 五、發明說明（3 ) 該等電子組件I a和1 b和印刷接線板2上面，係以下列 之方式執行一互連狀況測試。一連接至上述印刷接線板2 之外部的控制器（未示於第1圊中），將會自上述TDI端子 ’饋送一測試指令和一輸入樣式，給該等電子組件13和1 b ’而控制上述之每一端子。該等電子組件丨&和丨每一測 試電路4 ' 5、6、和7 ’係依據上述來自該控制器之指令和 輸入樣式而運作，以及將會自其TDO端子，輸出一輸出樣 式。 上述之控制器可藉著該輸出樣式與彼等預期值之比較 ’來確認該等電子組件la和1 b之每一端子τ與該印刷接線 板2間之連接.其類似各端子之焊接失敗和該等電子組件1& 和lb安裝位置之些許偏移等故障，將可被偵測出。 上述之邊界掃描方法，在一電子組件内部，需要一些 專屬測試用之端子，和多數之測試電路》所以，此邊界掃 描方法之應用，將大幅影嚮到彼等之晶片尺寸。基於此一 理由’此一方法主要係應用在彼等類似微處理機和ASIC (應用專用1C)等邏輯產品方面。 同時，SCITT (靜態組件互連測試技術），業已被開 發做為該等半導體記憶體元件等有關之互連狀況的一種測 試方法。下文將說明上述SCITT方法業已應用在一 SDRAM (同步DRAM)之一範例。 此種SDRAM具有一可測試互連狀況之模態，外加一 正常之運作模態。在一電力啟通序列被執行前，藉著將一 預定信號饋至一預定端子，而執行一至其連接測試模態之 本紙張尺度適用中國國家標準（CNS>A4規& (210 χ 297公轚） {請先Μ讀臂面之注意事項再填寫本買) -I -———I — ^ · Γ---In 經濟部智慧財產局員工消費合作社印製 A7 B7 換至其連接測試模態之錯誤動作 五、發明說明（ 變換動作。一與一時鐘信號同步運作之半導體記憶體元件 ,諸如一 SDRAM，可輕易分辨出電力啟通時之内部電路 控制與正常運作控制^所以，藉著控制電力啟通時一至其 測試模態之變換動作，將可避免在_正常運作期間，一變 在其連接測試模態期間，上述SDRAM除彼等用做控 制端子外之各端子，或係用做一饋送一輸入樣式之輸入測 試端子，或係用做一輪出一輪出樣式之輸出測試端子5基 於此一理由，在上述之SCITT方法中，將不需要彼等專屬 測試用之端子。在一 SDRAM中，具現有一簡單之運算電 路’其可用以對彼寺輸入樣式，執行一邏輯運算，以及可 將其運算結果，輸出做為一輸出樣式。然而，其互連狀況 測試所需電路之尺度，係較上述之邊界掃描方法為小。 在上述之SCITT方法中’舉例而言，一與一 SDRAM —起安裝在一印刷接線板上面之記憶體控制器，會將一輸 入樣式饋送給上述SDRAM之輸入測試端子。該SDRAM將 會執行一邏輯運算’以及會將其運算結果，輸出做為一輸 出樣式。上述之記憶體控制器，可比較上述輸出樣式與彼 等之期望值，以及可確認該等SDRAM和電路板之每一端 子間之互連狀況。在此一方式下，其類似一端子之焊接失 敗和一晶片之安裝位置的些許偏移等故障，將可被偵測出 上述之SCITT方法，可偵測出除電源供應端子、接地 端子'和一測試用之控制端子外的所有端子有關之連接失 家標:.C:NS),V; — — — — — — — — — llltt > — — — — — (請先Ba讀节面之注意事項再填寫本頁) 經濟部智慧时產局員工消費合4 uf:'3^ ：'9- 經濟部智慧財產局員工消費合作社印製 45 1 46 4 A7 _____ B7 五、發明說明（5 ) 敗。彼等可被偵測出之故障有：卡於0失敗、卡於1失敗、 開路失敗、和2-net AND-型與〇R-型短路失敗。 誠如前文所述’上述之SCITT方法，並不需要彼等專 屬之測試端子，以及其測試所需電路之尺度，係較上述之 邊界掃描方法中者為小。所以，其晶片尺寸將不受上述 SCITT方法之施加的影嚮。 欲完成上述之邊界掃描方法，該等專屬測試用之 端子、TMS端子、TCK端子、和TDO端子，係形成於該等 電子組件U和1 b内，以及係具現有彼等類似指令暫存器5 和TAP控制器7等測試電路。所以，該等電子組件13和1 b 之尺寸將會增加。由於晶片尺寸之增加，會直接影嚮到彼 等產品之成本’上述之邊界掃描方法，將拫難應用至一特 別是類似一 DRAM之半導體記憶體元件。 上述之SCITT方法，旨在應用至一類似一 SDRAM之 時鐘信號同步型半導體記憶體元件《詳言之，藉著限制上 述SCITT方法之目標’為至一具有某一電力啟通序列之半 導體元件，可確實避免在一正常運作期間，一變換至其測 試模態之錯誤動作。 同時，在上述SCITT方法，應用至一未具有某一電力 啟通序列之非同步半導體記憶體元件的情況中，尚無_可 避免在一正常運作期間’一變換至其測試模態之錯誤動作 的技術被建議過。所以，若上述現有之SCITT方法，係應 用至一未使用時鐘信號之非同步半導體記憶體元件，諸如 一閃式記憶體或SRAM，在一正常運作期間，將可能發生 本紙張尺度適用中國囷家標準（CNS>A4規格（210 * 297公* ) -------' —— — rr 裝--------—訂·ίι·-----線 (請先閱讀嘴面之注意事項再填寫本頁) A7 B7 經膺部智慧时產局員工消費合作钍.β - 五、發明說明（6) 一變換至其連接測試模態之錯誤動作。 此外，上述之SCITT方法》應用至一類似閃式記憶體 等包含一可用以在8位元與16位元間做資料輸入/輸出端 子切換之切換端子的半導體記憶體元件.尚未曾被建議過 〇 而且’上述現有之SCITT方法，尚無法應用至—安裝 在印刷接線板上面之半導體記憶體元件的端子，未連接至 該兀件之外部的情況。在此一情況下，其互連狀況測試將 無法適當地加以執行。 本發明之概要 所以本發明之一目地，旨在藉著使一丰導艘記憶體 疋件，不必使用專屬測試之測試端子’而變換至一連接測 试模態，來完成其互連狀況之測試。 本發明之另一目地，旨在藉著使一未使用時鐘信號之 非同步半導體記憶體元件，唯有在必要時，方變換至一連 接測試模態，而完成其測試動作。 本發明之再一目地，旨在提供一種半導體記憶體元件 其可防止一正常運作期間之錯誤運作，或電源供應雜訊 所引起至一連接測試模態之變換動作’以及可提供一安裝 有上述半導體記憶體元件之電路板。 本發明之又一目地’旨在使一包含—重置端子之半導 體記憶體元件.唯有在必要時方變換至一連接測試模態 本發明之又一目地，旨在使變換至丄述連接測試模態 — — — — — — — — — — lit I----I I tlllll — —— (请先閱it臂面之注意事項再填寫本頁) 451^64 經濟部智慧时產局員工消費合作社印4'JJi Α7 Β7 五、發明說明（7) 之動作完成後’可避免一變換至上述連接測試模態之動作 〇 本發明之另一目地，旨在提供一種半導體記憶體元件 ，其可在上述元件之遞送前後，防止一測試單元事先之激 勵動作。 本發明之另一目地，旨在嚮應一半導體記憶體元件之 每一字組構造，而執行一端子連接測試之動作，以使資料 之字組構造’可在彼等輸入/輸出端子與一切換端子間做 切換。 本發明之另一目地’旨在輕易控制一自其連接測試 模態至一正常運作之變換動作。 本發明之另一目地，旨在藉著使用一具有一簡單組態 之測試單元’確實執行上述之互連狀況測試β 本發明之另一目地，旨在提供一種半導體記憶體元件 ’其即使在彼等輸出端子很少之情況中，仍可執行上述之 互連狀況測試。 本發明之另一目地，旨在提供一種半導體記憶體元件 ’其可減少一輸出樣式中之互連狀況測試時間。 本發明之另一目地，旨在無視於當前之運作模態如何 ’而在一包含一在一預定正常運作中未被使用之輸出端子 的半導體記憶體元件令，執行每一端子之連接測試動作。 本發明之另一目地，旨在一半導體記憶體元件之每一 端子，與一安裝有該元件之電路板上面之電路板連接部分 間’執行上述之互連狀況測試動作。 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------1--.ΙΓ ί 裝--------—訂·^--^------線 (請先閲讀背面之注意事項再填寫本頁> 11 A7 -— ~-- B7 ____ 五、發明說明（s ) 本發明之另—目地’旨在提供-種半導體記憶體元件 之測4方法，其可藉著唯有在必要時，使該半導體記憶體 7L件免換至其連接測試模態，而得以測試該元件與—電路 板間之互連狀況。 本發明之半導體έ己憶體元件，係包含一偵測單元和一 測試單元。其偵測單元可在電力啟通時，用以多次偵測一 預定端子之狀態，以及可在其備測之所有結果，顯示彼等 之預期值時，激勵其測試單元a該半導體記憶趙元件可 因其測試單元之激勸，而變換至一連接測試模態，以及可 執行一預定之測試動作。所以，其可藉著使該半導體記憶 體7L件，變換至其連接測試模態，而不必使用專屬測試之 端子’便能夠執行上述之測試動作。在一未使用時鐘信號 之非同步半導趙記憶體元件中，_有在必要時一變換至 上述連接測試模態，方會被執行。 欲激勵其測試單元，在其偵測單元多次執行偵測之時 刻 '其所有預定端子之狀態，應與彼等之預期值相一致。 所以，在一正常運作期間，將可避免其測試單元’因一錯 誤運作或電源供應雜訊所致之激勵，而至其連接測試模態 之變換動作a 依據本發明半導體記憶體元件之一特徵一偵測單元 可在館至—重置端子之重置信號改變的—刻.彳貞測一預 定端+之狀態=由於該重置信號在一正常運作期間並未改 變‘ ~測試單元之錯誤激勵將可得到避免。欲激勵該測試 蕈元'玆偵測單元將需要偵測上述預定端子之狀態所以 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂------！線， 經*'"部智慧財產局員工消f合作让^·1"· -n K n fr I at —r n [ i n I tt n 5. t It · '：' t .CNS；A^ )¾¾ (210 » 397 經濟部智慧財產局員工消費合作钍印製 ^ 5 1 46 4 Α7 Β7 五、發明說明（9) ’即使在上述重置信號’因電源供應雜訊等所致，而意外 改變之情況下，該測試單元仍不會被激勵。 依據本發明半導體記憶體元件之另—特徵，一偵測單 元，可在一重置信號分別激勵或解激兩次或以上時’偵測 一預定端子之狀態。由於該重置信號在一正常運作期間， 並未做連續改變，一測試單元之錯誤激勵將可得到避免。 欲激勒該測試單元’上述之侦測單元，將需要惰測上述預 定端子之狀態。所以，即使在上述重置信號，因電源供應 雜訊等所致，而意外改變之情況下，該測試單元仍不會被 激勵。此外，由於該偵測單元需要偵測的僅為上述重置信 虎之上什缘或下降緣，一彳貞測所必要之電路將可使之較為 簡單。 依據本發明半導體記憶體元件之另一特徵，一為一預 定端子所接收之信號*係經由一輪入電路，傳輸至一内部 電路和一偵測單元。其輸入電路可無視於一重置信號之位 準，而保持在活動狀態。所以，即使該重置信號改變時， 該偵測單元仍可確實偵測上述預定端子之狀態β 依據本發明半導體記憶想元件之另一特徵，—偵測單 元可在一重置仏號之兩連讀邊緣處’该測每一預定端子之 狀態。該重置信號在一正常運作期間，並未做連績改變。 所以，一測試單元之錯誤激勵將可得到避免。欲激勵該測 試單元，上述之偵測單元，將需要偵測上述預定端子之狀 態。所以，即使在上述重置信號，因電源供應雜訊等所致 ，而意外改變之情況下，該測試單元仍不會被激勵。 本紙張尺度遡用中园國家標準（CNS)A4規格（210 X 297公爱） — — — — —— — — — — — - · ί I I Γ^··ιιι1·竣 (請先《讀臂面之沒意事項再填寫本頁) 13 A7 --------_^B7____ 五、發明說明（1〇) 依據本發明半導體記憶體元件之另一特徵，其狀態受 到一偵測單元偵測之預定端子，係包含一激勵端子和一控 制端子，前者可接收一可用以激勵一内部電路之激勵信號 ’而後者則可接收一寫入信號或一讀取信號，以便存取彼 等所具現之記憶體元件。上述之偵測單元，可在多次偵測 到该等激勵端子和控制端子兩者之激勵狀態時，激勵—測 試單元。所以’上述測試單元之錯誤激勵將不會發生，蓋 當一正常運作期間，偵測到該等激勵端子和控制端子兩者 之激勵狀態時’一重置端子將不會被改變故也。 依據本發明半導體記憶體元件之另一特徵，在上述測 试單元之激勵期間’當一重置信號之變化被解激時，一測 試單元將會被解激。欲完成一正常之運作，該重置信號必 須要處於一解激狀態。所以，一變換至上述正常運作之動 作，在該測試單元變為解激之同時將成為可能。結果，其 自該測試模態切換至正常運作有關之控制，將會變得較容 易=在一包含一重置端子之半導體記憶體元件中，_正常 運作，通常係於電力啟通時，一重置信號自激勵狀態改變 至解激狀癌後，方會被執行。所以，該半導體記憶體元件 之使用者，將不必考慮到一連接測試模態，以及具現上述 之連接測試模態，並不會使該半導體記憶體元件之運作容 易度變差。在一錯誤變換至上述連接測試模態之情況中， 忒測試祺態將會被取消‘蓋在一正常運作期間該重置信 號將會變為解激故也 浓攄本發明半導體記憶體元件之另—特徵'該丰導體 ^ '4 S ^ 1 ^ .* < CNS；Α4 *~~*-—~~~ — I I — —— —— — — — — — I I I I--I I ' — — — — — — I— (請先M讀嘴面之注意事項再填寫本頁) 4 5 1464 a?

五、發明說明（„) ί請先閱讀背面注t事項再填寫本1} 記憶體元件’係包含一活動性儲存電路，其可健存上述電 力被啟通後，一測試單元被激勵之資訊。該活動性儲存電 路’可在上述儲存之資訊保留在其中時，抑制該測試單元 之重新激勵。基於此一理由’該測試單元在上述電力被啟 通後’係不會被激勵兩次或以上。所以，在該測試單元激 勵後’在一正常運作期間’即使一偵測單元多次彳貞測到— 預定端子之狀態，該測試單元仍不會被激勵。 依據本發明半導體記憶體元件之另一特徵，該半導趙 記憶體元件’係包含一無活動性储存電路，其可储存上述 電力被啟通後’ 一測試單元被解激之資訊》該無活動性儲 存電路’可在上述儲存之資訊保留在其中時，抑制該測試 單元之重新激勵。基於此一理由，該測試單元在上述電力 被啟通後’係不會被激勘兩次或以上》所以，在該測試單 元激勵後’在一正常運作期間，即使一偵測單元多次偵測 到一預定端子之狀態，該測試單元仍不會被激勵。 經濟部智慧財產局員工消費合作社印製 依據本發明半導體記憶體元件之另一特徵，該半導體 記憶體元件，係包含一活動性抑制電路，其可無視於一摘 測單元所得之偵測結果，而抑制一測試單元之激勵。所以 ’在該半導艘記憶趙元件遞送至一客戶，而不須一連接測 試模態之情況下，藉著一製造程序中，將該活動性抑制電 路’設定至一預定狀態，則可永遠抑制該測試單元之激勵 β此外，在完成上述測試單元之測試後，藉著將該活動性 抑制電路，設定至一預定狀態，便可避免該測試單元之錯 誤激勘。 本纸張尺度適用令國國家標準（CNS) A4規格（210 x 297公釐） 15 瘦濟部智慧財產局—工消費合作社eRm A7 ^ -___B7________ 五、發明說明（i2) 依據本發明半導體記憶體元件之另一特徵.其一測試 單元係包含-運算電路。此外，其中之—部份端子在該 測試翠元保持活動狀態之際，係用做輸入或輪出端子。該 運算電路’可對彼等經由上述輸入測試端子饋入之輸入樣 式，執行一邏輯運算，以及可將其運算結果，自其輸出測 試端子，輸出成為一輸出樣式。所以，舉例而言，藉著經 由其輸入測試端子，猜入彼等來自一外部控制元件等之輸 入樣式，以及經由其輸出端子’接收上述之輸出樣式其 將可就每一端子，偵出一連接失敗。基於此—理由，其互 連狀況測試在執行上，將毋須具有彼等專屬測試之端子。 舉例而言，在該半導體記憶體元件安裝至—電路板上面時 ，其將可執行每一端子與該電路板間之互連狀況測試。 依據本發明半導體記憶體元件之另一特徵，該半導體 記憶體元件係包含：-可來回於彼等具現之記憶趙元件， 以讀取及寫入資料之輸入/輸出端子、一可在擴充一資料 字組構造之時刻，與上述輸入/輸出端子—起使用之擴充 輸入/輸出埃子、和-可用以切換上述字組構造之切換端 子。其切換端子通常係在一正常運作中，以及在唯有該輸 入/輸出端子’或該等輸人/輸出端子和擴充輸入/輸出 端子兩者，被用以讀取及寫入資料時，方會受到控制。彼 等輸入/輸出端子和擴充輸入/輸出端子，在一測試單元 鸟活動狀態時，係用社彼等輸出測試端子基於此—理由 二速運4电路所成之運具結果’將會依據其切換端子之 狀態而僅自其輸八.輸出端子 '或自其輪八"，輪出端子 ----~~ -——— t ί --------^---------^ (請先閱讀贵面之注意事項再填寫本頁) 45 1 46 4 五、發明說明（13) (請先Μ讀臂面之注意事項再填寫本買) 加上擴充輸入/輸出端子而輸出《•此外，彼等在擴充字組 與未擴充字組之情況間變化之輸出樣式，將會自上述之輸 入/輸出端子輸出。结果，在上述藉著使用一切換端子， 而可切換上述來自彼等輸入/輸出端子之資料的字組構造 的半導體記憶體元件中，彼等與每一字組構造相對應之端 子的互連狀況測試，將可被執行。 依據本發明半導體記憶體元件之另一特徵，其一測試 單元，可在擴充一字組構造之時刻，將彼等自一擴充輸入 /輸出端子輸出之輸出樣式的一部份或全部加以反相β所 以，不必增加上述測試單元之尺寸，藉著使彼等來自上述 輸入/輸出端子和來自上述擴充輪入/輸出端子之輪出樣 式’在擴充上述字組構造之時刻做改變，便可執行其互連 狀況之測試。 經濟部智慧財產局員工消費合作社印製 依據本發明半導體記憶體元件之另一特徵，其一測試 單元，可藉著受控於一切換端子，而將一自一輸入/輸出 端子輸出之輸出樣式的邏輯值加以反相。換言之，上述來 自輸入/輸出端子之輸出樣式，係依據上述切換端子之控 制狀態而做改變。所以，藉著確認上述之輸出樣式，上述 既不屬於輸入測試端子或輸出測試端子之切換端子有關之 互連狀況測試，將可被執行。結果，舉例而言，即使該切 換端子在一電路板等之上面，係固定在高邏輯位準或低邏 輯位準’上述切換端子之連接失敗，仍可被發現。 依據本發明半導體記憶體元件之另一特徵，該半導體 記憶體元件，係包含_轉換電路。此轉換電路，可在測試 本紙張尺度適用中0國家標準（CNS>A4規格（21〇χ 297公爱） 17

At ---------B7_____ 五、發明說明（14) 各端子與一電路板之互連狀況的時刻，經由多數之輸入端 子'接收並列之輸入樣式（測試樣式）。該轉換電路可將 此等樣式，轉換成彼等準備自一輸出端子做串列輸出之奉 列輸出樣式。由於該等並列輸入樣式，係被轉換成_列輸 出樣式’以及係自上述之輸出端子做輸出，即使彼等輸出 端子之數目很小時，其連接測試仍可被執行。在本發明中 ，彼等輸出端子之數目，並不依賴彼等輸入端子之數目， 以及至少有一輸出端子便已足夠。 此外，僅使用一正常運作所用之端子，毋須彼等專屬 測試之端子，便可執行彼等端子之連接動作。 彼等來自輸出端子之輸出樣式（預期值），僅係彼等 業已自並列輪入樣式轉換成串列輸出樣式之樣式。所以’ —執行上述互連狀況測試之使用者等，將可輕易分析彼等 之輸出樣式，以及可辨認出何處存在—連接失敗^ 上述之轉換電路，係以一簡單之並列_串列轉換電路 ，來加以配置。所以’其互連狀況測試所需之電路面積， 將可很小，以及其晶片尺寸將不受其測試電路之影嚮。 依據本發明半導體記憶體元件之另一特徵，該半導體 =己應拉元件，係包含多數各與每—輸出端子相對應之轉換 電路。每一轉換電路，可將彼等並列輸入樣式，轉換成彼 等串列輸出樣式„每一輸出端子，將可輸出上述之串列輪 出樣八結果.彼等並列輸入樣式，係藉多數之輸出端子 做榦出以及其輸出該等輪出樣式所需之時間將會縮短。 .外以.其測試所需之時間亦可縮短 吞 Λ 'CNShi* 297 ； ' ' 18 --------^---------線 (請先Μ讀货面之注意事項再填寫本頁) 45 14.6 A7 B7 經濟部智慧財產局8工消費合作社印製 五、發明說明（15) 依據本發明半導體記憶體元件之另一特徵，其一轉換 電路’係由一串列連接多數邏輯閂電路之移位暫存器配置 成》所以’該轉換電路可輕易被構成。 依據本發明半導體記憶體元件之另一特徵，其一運算 電路’可在測試上述半導體記憶體元件之各端子，與一電 路板之互連狀況的時刻，經由一正常運作期間之多數輸入 端子，接收並列之輸入樣式（測試樣式），可執行一邏輯 運算，以及可輸出彼等並列之運算結果樣式。其—轉換電 路’可接收上述來自該運算電路之並列運算結果樣式，以 及可將此等樣式轉換成串列之輸出樣式。此等轉換成之輪 出樣式’接著將會依序自該等輸出端子輸出》 藉著對該等輸出樣式執行一運算，彼等館至上述轉換 電路之輸入樣式的資料量（位元數）將可減少。結果，該 等輸出樣式將會變得較短，以及其測試時間將會降低。而 且’上述轉換電路之尺度，將會變得較小。 由於該等並列輸入樣式，係轉換成彼等串列樣式，以 及係自該等輸出端子做輸出，即使彼等輸出端子之數目很 小’其連接測試仍可被執行。該等輸出端子之數目，並不 依賴彼等輸入端子之數目，以及至少有一輸出端子便己足 夠。 依據本發明半導想記憶體元件之另一特徵，該半導體 記憶體元件’係包含一第二輸出端子，其在多數之正常運 作模態中，係被用於一預定運作模態中。其一樣式產生電 路，可依序自一轉換電路，接收該等輸出樣式，以及可產 本紙張尺度適用中國國家標準（CNS>A4規格（210 * 297公釐〉 (請先M讀背面之;1意^項再填寫本頁) -裝 • n n- n · __^i —a- n n I 線 19 A7 經濟部智慧財產局員工消費合作祍£ .¾ 五、發明說明（16) 生一些與已接收之輸出樣式不同的串列輸出樣式。此等產 生之第二輸出樣式’係自其第二輪出端子輸出。所以，在 -未使用其第二輸出端子之運作模態中，其互連狀況測試 ，係使用上述之轉換電路來加以執行。而在一使用其第二 輸出端子之運㈣態巾，其互連㈣測試，_使用料 轉換電路和樣式產生電路來“執行。無論其第二輸出端 子使用與否’該等互連狀況樣式可屬相同α 依據本發明半導體記憶體元件之另—特徵，該半導體 β己憶體元件，係包含一控制電路和彼等與上述半導體記憶 體元件之端子相連接之連接部分。其控制電路可將一信號 ，經由上述之連接部分，饋至上述半導體記憶體元件之一 預定端子，以及可激勵上述之測試單元。該控制電路可將 一輸入樣式，經由上述之連接部分，饋至上述之輸入測試 端子，以及可接收一來自上述輸出測試端子之輸出樣式。 所以’楮著比較該輸出樣式與彼等預期值，便可執行上述 半導體記憶體元件之每一端子，與各連接部分間之互連狀 況測試》 依據本發明半導體記憶趙元件之另一特徵，上述安裝 有半導體記憶體元件之電路板，係包含端子單元和彼等與 上述半導體記憶體元件之端子相連接之連接部分。其端子 單元係經由彼等連接部分，與上述半導體記憶體元件之端 子相連接：.所以，舉例而言，在經由上述端子單元'將一 來自上述電路板外部之信號，饋至一預定端子，以及將一 餘.’V樣式.讀至上述之輸入測試端子後；藉著接收一來自 ..:¾ ® - SI® 297公·蹵 — 丨丨 — — — — — — — — I- ·!11!1 t ·!1!1_ 矣 (請先Μ讀臂面之注意事項再填S本頁} 20 A7 17 45 1 464 五、發明說明（ 上述輸出測試端子之輸出樣式，便可執行上述半導體記憶 體元件之每—端子，與各連接部分間之互連狀況測試。 依據本發明半導體記憶體元件之另_特徵，上述安裝 有半導體6己憶趙元件之電路板，係包含一控制電路和彼等 與上述半導體記憶體元件之各端子相連接之連接部分。其 控制電路可將彼等並列輸入樣式，經由該等連接部分，饋 至上述半導體記憶體元件之輸入端子，以及可接收彼等依 序出自其輸出端子之串列輸出樣式。藉著比較該等輸出樣 式與彼等預期值，便可執行上述半導體記憶體元件之每一 端子各連接部分間之互連狀況測試， 依據本發明安裝有半導體記憶體元件之電路板的另一 特徵’其測試單元係經由該等連接部分，與上述半導體記 憶體元件之各端子相連接。所以，藉著經由上述之端子單 元，將彼等來自上述電路板外部之輸入樣式，饋至該等輸 入端子’以及經由上述之端子單元，將彼等來自上述輸出 端子之輸出樣式’輸出至上述電路板之外部，便可執行上 述半導想記憶截元件之每一端子，各連接部分間之互連狀 況測試。 依據本發明半導體記憶體元件之另一特徵，在其用以 測試一半導體記憶體元件，與一電路板間之互連狀況的方 法中，一預定信號係多次饋至上述安裝在一電路板上面之 半導體記憶體元件的預定端子，以及上述半導體記憶體元 件之測試單元，將會受到激勵。一輸入樣式接著將會饋至 上述之輸入測試端子，以及一出自上述輸出測試端子之輸 t紙張尺度適用中國國家標準（CNS)A4規格（210>< 297公St) <請先閱ttlr面之注意事項再填寫本頁)

V I 線 經濟部智慧財產局具工消費合作社印製 21 A7 ---—--2Z____ 五、發明說明（ι8 ) 出樣式，將會被接收，以備與彼等預期值做比較3在此一 方式下，便可執行上述半導體記憶體元件之每一端子，與 上述電路板間之互連狀況測試。 …依據本發明半導體記憶體元件之另-特徵，在其用以 測式上述之半導體記憶體元件，與電路板間之互連狀況的 方法中纟等並列輸入樣式，係館至上述半導趙記憶體元 件之輸入端子。藉著比較-出自輸出端子之輸出樣式，與 彼，事先準備之預期值，便可執行上述半導雜記憶體元件 端子電路板之每一連接部分間的互連狀泥測 試。 圖示之簡要說明 第1圖係一可顯示先存技藝式邊界掃描方法之梗概的 方塊圖： 第2圖係一可顯示本發明所製半導體記憶體元件之基 本原理的方塊圖： 第3圖係一可顯示就本發明所製安裝有半導體記憶體 元件之電路板，測試其電路板與其上所安裝半導體記憶體 元件間之互連狀况之基本原理的方塊圖； 第4圖係一可顯示本發明所製安裝有半導體記憶體元 伴之電路板之另~基本原理的方塊圖； 苐5圖係一可顯示第一實施例之半導體記憶體元件、 第實施制安裝有半導體記憶體元件之電路板，和第.一實 絶洌用以測試—半導體記憶體元件與一電路板間之互連狀 :兄之方法的整個組態圖； 允過串士SFS家嘌洚‘.r.\S)A4規格卜_:97公.¾ (請先W讀嘴面之注意事項再填苒本頁) •裝--------訂· 線 經-部智慧財產局員工消費合作^以㈤ 451464 A7 B7 五、發明說明（19 第6圖係一可顯示第5圖之閃式記憶體内部組態的方塊 圊； 第7圊係一可顯示第6圖之偵測單元之重置產生電路的 電路圖； 第8圖係一可顯示第6圖之偵測單元之起始電路的電路 圓； 第9囷係一可顯示第6圖之偵測單元之測試模態發生電 路的電路圖； 第〗0圊係一可顯示一轉換電路之電路囷； 第11圖係一可顯示一運算電路之電路圖； 第12圖係一可顯示一輸出轉換電路之電路圖； 第13圖係一可顯示_輸出轉換電路之電路圏； 第14圖係一可顯示一輸出轉換電路之電路圊； 第15圖係一可顯示上述連接測試模態之控制的時序圖 第16圈係一可顯示上述互連狀況測試被執行之狀況的 時序圃： 經濟部智慧財產局員工消費合作社印製 (請先閱讀嘴面之注意事項再填寫本I> 第17圖係-可顯示其8_位元模態中，彼等輸入樣式和 輸出樣式之預期值的解釋圖； 第18圖係一可顯示其16•位元模態中，彼等輸入樣式 和輸出樣式之預期值的解釋圖； 第19圖係-可顯示本發明所製第二實施例之半導趙記 憶體元件的電路圖： 第20圖係-可顯示第二實施例安裝有上述依本發明所 23 ¾;¾f部智慧財產局MIΓ工消費合忭¾t^J¾ A7 -------------B7____ 五、發明說明（20) ‘半導體έ己憶體元件之電路板的整個組態圖： 第2 1圖係一可顯示上述互連狀況測試被執行之狀況的 時序圖： 第22圖係一可顯示本發明另一基本原理之方塊圊； 第23圖係一可顯示第三實施例之半導體記憶體元件、 第三實施例安裝有上述半導體記憶體元件之電路板、和第 二實施例可用以測試一半導體記憶體元件與一電路板間之 互連狀況之方法的整個組態圖； 第24圖係一可顯示第23圖之閃式記憶體之内部組態的 方塊圖； 第2:>圖係一可顯示第24圖之邏輯閂電路的電路圖； 第26圖係一可顯示上述至連接測試模態之變換的控制 的時序圖； 第2 7圖係一可顯示上述互連狀況測試被執行之狀況的 時序圖； 第2 8圖係一可顯示第三實施例之半導體記憶體元件中 ’彼等測試樣式和輸出樣式的解釋圖； 第29圖係一可顯示第三實施例之半導體記憶體元件中 ，其連接失敗之一刻，彼等輸出樣式之一範例的解釋圖； 第30圖係一可顯示第三實施例之半導體記憶體元件中 ，其另一連接失敗之時刻'彼等輸出樣式之一範例的解釋 圖： 第3】圖係一可顯示本發明第四實施例车導體記憶體元 件之方塊圖： ..咕^ ® s a ~~~— --------— — — — —— — — — — — — I— ^--— il — ι — » (請先閱讀嘴面之注意事項再填寫本頁) 451464 A7

五、發明說明（21 ) 第32圖係-可顯示第31圖之解媽器之邏輯表的解釋圖 t f锖先M讀背面之注意事項再填寫本頁> 第33圖係-可顯示本發明第五實施例半導體記憶體元 件之方塊圖； 第3 4圖係-可顯示本發明第六實施例半導體記憶體元 件之方塊圖；而 第35圖則係一可顯示本發明所製安裝有上述半導趙記 憶體元件之電路板之另一範例的方塊圖。 較佳實施例之詳細說明 下文將參照所附諸囷，說明本發明之一些實施例。 第2圊係一可顯示本發明所製，一半導體記憶體元件 之第_和第二實施例之基本原理的方塊圖。 線 一半導體記憶體元件13係包含：一偵測單元35、一内 部電路23、25、27、和29、一測試單元37和31、一活動性 健存電路53、一非活動性儲存電路55、和一活動抑制電路 76。該等以37和31標記之測試單元，係包含一運算電路 〇 經濟部智慧財產局員工消費合作社印製 該偵測單元35，可在一饋至一重置端子之重置信號改 變之時刻，偵測一預定端子之狀態。上述之預定端子，係 稱作一可接收一用以激勵其内部電路之激勵信號的激勵端 子’和一可接收一舉例而言用以存取彼等具現之記憶體元 件MC有關之讀取或寫入信號的控制端子。上述之半導體 記憶體元件13尚包含：一些輪入/輸出端子、一些擴充輪 入/輸出端子、和一切換端子。該等輸入/輸出端子，可 木紙張又度適用中舀國家標準（CNS)A4規格（210 X 297公爱） 25 A7 B7 經濟邨智慧財產局ακ工消費合作1.1,,2¾ 五、發明說明（22) 來回於上述具現之記憶體元件MC，讀取及寫入資料。該 等擴充輸入/輪出端子，在擴充一資料字組構造之時刻， 可與該等輪入/輸出端子一起使用。該切換端子係用以切 換上述之字組構造。上述元件13之一部份端子.在上述測 試單元活動時’係用做彼等之輸入或輸出端子。 上述預定端子所接收之一信號，係經由一輸入電路3 9 ’傳送至該等標記有23、25、27、和29之内部電路，以及 至上述之偵測單元3 5。 上述之活動性儲存電路53，可儲存其電力啟通後，該 等測試單元37和3 1業已被激勵之資訊，而上述之非活動性 儲存電路55 *可儲存其電力啟通後，該等測試單元3丨和37 業已被激勵之資訊。上述之活動抑制電路76，可抑制該等 測試單元3 1和37之激勵’而無論上述偵測單元35所偵測之 結果如何。 第3圖係一可顯示就本發明所製安裝有半導體記憶體 凡件之電路板，測試其電路板與其上所安裝半導體記憶體 元件間之互連狀況之基本原理的方塊圖。一安裝有半導體 3己憶趙元件之電路板11，係包含一控制電路15和一些分別 達接上述半導體記憶體元件13之對應端子的連接部分17。 第4圖係一可顯示本發明所製安裝有半導體記憶體元 件之電路板之另一基本原理的方塊圖。 上述安裝有半導體記憶體元件之電路板U.係包含— 端亍單元79，和一些可連接半導體記憶體元件^ 3a和13b之 辑丁的連接部分.Π .該端子單元μ .係經由該等連接部分 -----------—裝---1----訂--t I I 1 i n·^ {靖先閱讀背面之注意#-項再填寫本頁} 26 A7 4 5 1 46 4 ------------ 五、發明說明（23) 17’而與上述半導體記憶趙元件I] a和13b之端子相連接< 第5圖係顯示第一實施例之半導體記憶體元件、第一 實施例安裝有半導體記憶體元件之電路板、和第一實施例 用以測試一半導體記憶體元件與一電路板間之互連狀況之 方法。 在第5圖中，在上述為一印刷接線板之電路板u上面 ’係安裝有一記憶體控制器丨5，和上述為一64M位元閃式 記憶體之半導體記憶體元件13。該等印刷接線板11、閃式 記憶艘13、和記憶體控制器15，係分別對應於第3圓中之 電路板、半導體記憶體元件、和控制電路^上述閃式記憶 體13之端子（諸如/byte端子），和上述記憶體控制器15 之端子’係焊接在上述印刷接線板11上面所形成之接著面 17上。該等接著面〗7係相當於第3圖中所示之連接部分π 。上述閃式記憶體13之接著面17,和上述記憶體控制器15 之接著面17，係依據第5圖中所示之一接線樣式19，而彼 此連接。彼等箭頭之方向，係顯示彼等信號饋送之方向。 上述之記憶體控制器15，係以一類似邏輯閘陣列等邏 輯LSI所形成β該記憶體控制器15具有：上述閃式記億體13 之正常運作所需之一控制電路、一後文將說明用以激勵上 述閃式記憶體13之SCITT解碼器37的控制電路、一可輸入 一測試輸入樣式至上述閃式記憶體13之電路、和一可嚮應 上述之輸入樣式而比較該等預期值與—來自上述閃式記憶 體丨3之輸出樣式的電路》 或者，上述之記憶體控制器15,可具有上述閃式記憶 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公« ) (請先Mlt'lr面之注意事項再填寫本頁) n t— n —r I 線 經濟部智慧財產局員工消費合作社印制衣 27 經-部智慧財產局0©:工消費合作社4;^ A7 --------Β7____ 五、發明說明（24) 體13之正常運作所需之一控制電路，和一邊界掃描所需之 控制電路。換言之，一用以激勵上述閃式記憶體13之SciTT 解碼器3 7的控制信號，係因第1圖中所示b ς晶格4等而被 饋送’以及一用以測試之輸入樣式，係饋送至上述之閃式 C憶體丨3。一嚮應上述輸入樣式之輸出樣式，則會自上述 閃式記憶體13 ’輸出至上述之記憶體控制器丨5。 每一閃式記憶體13和記憶體控制器15係包含.·上述之 切換端子/BYTE、一重置端子/RESET、一晶片致能端子/CE 、一寫入致能端子/WE、一輸出致能端子/OE、一些位址 端子A0-A21、一些資料輸入/輸出端子dq〇-Dqi4、一通 用端子DQ15/A-1、和一備妥/忙碌端子RY/BY。該等晶 片致能端子/CE和寫入致能端子,/WE，係相當於第2圊中所 示之激勵端子和控制端子。上述閃式記憶體丨3之資料輪入 /輸出端子DQ0-DQ14和通用端子DQ15/A-1 ,係相當於第 2圖中所示之擴充輸入/輸出端子。上述之表示符號"/M， 舉例而言’ /BYTE或/RESET，係意謂負邏輯值。亦即， 該等端子在其中之信號位準為低邏輯位準時，方變為活動 狀態。上述之備妥/忙碌端子RY/B Y，係意謂上述之閃式 記憶體13，或為已備妥或為忙碌：上述之通用端子 DQ1 5/A-1，在上述之切換端子/B YTE，接收到一低邏輯 位準之信號時，係用做一位址端子A-〗，而在上述之切換 磲子BYTE: '接收到一高邏輯位準之信號時，係用做一輸 入/輸出端子DQ15。 上述之閃式記憶體B .可藉使用上述之.BYTE端子： 一_____ _ . _ __—„___ ^^1 n Ha ^1« n n Ale I d tf ·ϊ i^i >^i I ^^1 ^^1 !線 (請先wtt脅面之注意事項再填寫本頁> Α7 Β7 $、發明說明（25 ) 而具有一輸入/輸出資料之字組格式的切換功能。上述之 閃式記憶體13，在上述之切換端子/BYTE，接收到上述低 邏輯位準之信號時，係在一 8位元之模態中。此刻，彼等 高位元之資料輸入/輸出端子DQ8-DQ14，將不被使用。 上述之閃式記憶體13，可在上述之切換端子/byte，接收 到上述高邏輯位準之信號時，變換至一 16位元之模態。在 此一情況下，上述之通用端子DQ15/Α-1，係用做一輸入 /輸出端子DQ15’以及彼等低和高位元之資料輸入/輸 出端子DQ0-DQ15，將全部被使用· 第6圖係一可顯示上述閃式記憶體π之内部組態的方 塊囷。在下文之說明中，彼等經由該等端子饋入之信號， 係具有如同端子參考碼之參考碼，例如『一重置信號 /RESET』。在第6圈中，彼等粗箭頭係顯示多數線所構成 之信號線》 上述之閃式記憶體13係具有：一記憶體晶格23、一列 解碼器25、一行解碼器27、一感測放大器單元29、一輸出 轉換單元31、一輸出緩衝儲存單元33、一偵測單元35、和 —SCITT解碼器37。該等SCITT解碼器37和輸出轉換單元31 ’係相當於第2圖中所示之測試單元。該等記憶體晶格23 、列解碼器25、行解碼器27、感測放大器單元29，係相當 於第2圖中之内部電路。在第6圖中，並未顯示出彼等至上 述資料輸入/輸出端子DQ0-DQ15，和一至上述記憶體晶 格23之寫入電路β 上述之輪入緩衝儲存單元21，係包含多數之輸入電路 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公爱） <請先閲讀臂面之泣意事項再填寫本頁) at 線 經濟部智慧財產局員工消費合作钍印製 29 經濟部智慧財產局1*工消費合作.吐.£·;^ A7 __ _B7__ 五、發明說明（26) 39 =各輸入電路39 ’可將彼等來自上述記憶體控制器〗5之 輸入信號，轉換成一些内部信號，以及可在該晶片内，輸 出上述之内部信號=詳言之’一切換信號/BYTE .將會轉 換成彼等切換信號BYTE和BYTEB，一重置信號/RESET . 將會轉換成彼等硬趙重置信號HWRESET和HWRESETB α 一晶片致能信號/CE，將會轉換成彼等晶片致能信號ce和 CEB ,以及一寫入致能信號/WE，將會轉換成彼等寫入致 能信號WE和WEB。一輸出致能信號/〇£，將會轉換成彼 等輪出致能信號0E和OEB，以及該等位址信號A0-A21和 A_卜將會轉換成彼等位址信號SCA0-SCA21和SCA-I。上 述之晶片致能信號/CE，係相當於第2圖中所示之激勵信 號。上述之寫入致能信號/WE，係相當於第2圖中所示之 寫入控制信號和讀取控制信號。上述加有尾號.，B，，之内部 信號*係表示負邏輯之信號。其他之内部信號，則係—些 正邏輯信號。各輸入電路39，並未受到上述重置信號 /RESET之控制。所以，該等饋至上述輸入電路39之信號 ’可無視於上述重置信號/RESET之位準，而總能輸出而 成為上述之内部信號= 該等位址信號SCA13-SCA21，係饋至上述之列解碼 器^5’而該等位址信號SC AO-SC A12，則係饋至上述之行 解碼器27。在上述之記憶體晶格23中，多數之記憶體元件 MC' 1係垂直及水平排列、此等記憶體元件係相當於 第2圖中所示之記憶體元件。該等列解碼器2 5和行解碼器2 7 '分别用以選擇一在歹方向和行方向中之記憶體元件 I . n n H .^1 n I t n n ^1- tj 如n I I (請先閱讀背面之注棄？事項再填寫本頁) 30 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（27) 上述選定之記憶體元件MC所輪出之一信號，將會經由上 述之行解碼器27和一位元線BL，而輸出至上述之感測放 大器29。此感測放大器29，可將上述記憶體元件MC所輸 出之一微弱信號加以放大1以及可輸出此放大之信號，而 成為一些資料輸出信號SOUTO-15。上述之輸出轉換單元31 ，可接收該等資料輸出信號SOUTO-15、一内部備妥/忙 碌信號IRY/BY、上述之切換信號BYTEB、一些運算結果 信號SCADQ0-SCADQ7和SCRY/BY、和一測試模態信號 SCITT，以及可將彼等輸出信號DQ0OUT-DQ15OUT和 RY/BYOUT，輸出至上述之輸出緩衝儲存器33。 上述之輸出緩衝儲存器33，係包含多數之輸出電路41 。每一輸出電路41，可接收該等輸出信號DQOOUT-DQ150UT和RY/BYOUT，以及可將彼等對應之資料輸入 /輸出信號DQ0-DQI5和備妥/忙碌信號RY/BY，輸出至 其外部。上述之輸出緩衝儲存器33，係受到上述輸出致能 信號OEB之控制，以及彼等出自輸出緩衝儲存器33之信號 ，唯有當上述之輸出致能信號，為低邏輯位準時，方會輸 出。 上述之偵測單元35,可接收一電力啟通信號VCCDC 、上述之硬體重置信號HWRESET、上述之寫入致能信號 WE、和上述之晶片致能信號CE，以及可輸出上述之測試 模態信號SCITT。 上述之SCITT解碼器37，可接收上述之切換信號BYTE 、上述之寫入致能信號WE、和上述之位址信號SCAO- (請先閱讀嘴面之注意事項再填寫本頁) . I ---r---- « 1--- I I I I 1 - 本紙張尺度適用中囷國家標準（CNS)A4規格（210 * 297公1 ) Δ7 B7 4i-部智慧时產局員Η消費合ftTi£ 1¾ 五、發明說明（28) SCA2丨和SCAM，以及可輸出上述之運算結果信號 SCADQ0-SCADQ7和 SCRY/BY。 為便於更容易瞭解下文之解釋，彼等信號之名稱可加 以省略，諸如『RESET信號』意謂『重置信號RESET』，Γ WE信號』意相『寫入致能信號WE』，以及『CE信號!专 謂『晶片致能信號CE』。 第7圖係顯示上述偵測單元35之細節。該偵測單元35 係包含：一偵測單元43 ' —起始電路45、和一測試模態發 生電路46。 誠如第7圖中所示，上述之偵測單元43，係包含争聯 連接之一3-輸入NAND邏輯閘43a、一 2·輸入NOR邏輯閘43b 、和一反相器43c。上述NAND邏輯閘43a之輸入，可接收 該等CE信號、WE信號、和VCCDC信號。上述NAND邏輯 閘43a之輸出，係連接至上述NOR邏輯閘43b之一輸入。上 述NOR邏輯閘43b之另一輸入，可接收一後文將做說明之 退出信號EXIT。上述之反相器43 e，可接收上述之重置信 號RESETB，以及可輸出上述之重置信號RESET。 誠如第8圖中所示1上述之起始電路45係包含：一第 一邏輯閂47 ' —第二邏輯閂49、和一第三邏輯閂5 1，其中 各有兩反相器，彼等之輸入和輸出，係彼此連接在一起。 一 nMOS 45a之汲極和一nMOS 45b之源極，係連接至 上述第邏輯閂47之輸入47a上述nMOS 45a之源極.係 連接至一接地線VSS，以及上述nMOS 45b之汲極》係連 接至—電源供應線VCC :上述nMOS 45a之閘極 '可接收 I 1!-裝 ----- -- 訂------- 線 {請先W讀嘴面之注意事項再填骂本頁) A7 451464 B7_ 五、發明說明（29) 上述之HWRESET信號。一重置脈波產生器52之輸出，係 連接至上述nMOS 45b之閘極=上述之重置脈波產生器52 ，可接收上述之HWRESET信號。上述之重置脈波產生器 52，係一可在上述/RESET信號，自低邏輯位準改變至高 邏輯位準時，輸出一正脈波之電路。上述第一邏輯閂47之 輸出47b，係連接至上述之反相器45c。上述第一邏輯閂47 之輸出47b，係連接至上述之反相器45c。上述反相器45c 之輸出，係連接至一 3-輸入AND電路45d之閘極輸入。上 述AND電路45d之另一輸入，可接收該等CE信號和WE信 號。上述之AND電路45d，可輸出一測試模態致能信號 SCITT-EN。該等CE信號和WE信號，係用做彼等位準在 偵測上可用以變換至一連接測試模態之信號，其在後文將 會做一說明。一nMOS 45e之汲極和一nMOS 45f之源極， 係連接至上述第二邏輯閂49之輸入49a。上述nMOS 45e之 源極，係連接至上述之接地線VSS =上述nMOS 45e之閘 極，可接收上述之RESET信號。上述nMOS 45f之汲極， 可接收上述之SCITT-EN信號。上述nMOS 45F之閘極，可 接收上述之HWRESETB信號。上述第二邏輯閂49之輸出 49b，係經由一 nMOS 45g，而連接至上述之第三邏輯閂51 。上述nMOS 45g之閘極，可接收上述之HWRESET信號。 一 pMOS 45h之汲極，係連接至上述第三邏輯閂51之 輸入51a。上述pMOS 45h之源極，係連接至上述之電源供 應線VCC。上述pMOS 45h之閘極，可接收上述之RESETB 信號。上述第三邏輯閂51之輸出51b，係連接至一由兩反 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先W讀背面之注意事項再填寫本頁》 裝-------—訂---^------線 經濟部智慧財產局員工消費合作社印製 33 A7 B7 經濟部.智慧时產局員工消費合竹.社!:>, 五、發明說明（30) 相器串聯連接之反相器列45j的輸入。此反相器列45j ‘可 輸出一測試模態設定信號SCITT-SET。 上述之測試模態發生電路46 .係如第9圊中所示地包 含.一活動性儲存電路5 3、一非活動性健存電路5 5、和一 組合電路5 7。 上述之活動性儲存電路53係包含：一串聯連接之 pMOS 53a與nMOS 53b和53c、兩反相器之輸入和輸出相 連而成之一進入邏輯閂59、和兩串聯連接之反相器53d和 53e。上述pMOS 53a之源極’係連接至上述之電源供應線 VCC。上述nMOS 53c之源極，係連接至上述之接地線vss 。該等pMOS 53a和nMOS 53c之閘極，可接收上述之 VCCDC信號。上述nMOS 53b之閘極，可接收上述之信號 SCITT-SET。該等pMOS 53a和nMOS 53b之没極，係連接 至上述進入邏輯閂59之輸入59a。上述進入邏輯問59之輸 出59b ’係連接至上述反相器53d之輸入。該等反相器53d 和53e，可分別輸出上述之進入信號ENTRYB和ENTRY。 上述之非活動性儲存電路55係包含：一串聯連接之 pMOS 55a與nMOS 55b和55c'兩反相器之輸入和輸出相 速而成之一退出邏輯閂61 '和兩串聯連接之反相器55d和 55e =上述pMOS 55a之源極，係連接至上述之電源供應線 VCC '上述nMOS 55c之源極，係連接至上述之接地線vss 該等口\10$553和111^0$55(；之閘極_可接收上述之 VX'CDC信號。一 2-輸入NOR邏輯閘55f之輸出 > 係連接至 上违之nMOS 55b之閘柽.上述NOR邏輯閘55f之輸八.可 (請先閱讀臂面之注意事項再填寫本頁) ί -"β Γ ί ：!97 451464 ^ A7 B7 五、發明說明（31 ) (請先閱讀臂面之注意事項再填寫本頁> 接收上述之ENTRYB信號和HWRESET信號。該等pMOS 55a和nMOS 55b之汲極，係連接至上述退出邏輯閂61之輸 入61a。上述退出邏輯閂61之輸出61b，係連接至上述反相 器55d之輸入。該等反相器55d和55e，可分別輸出一退出 信號EXITB和退出信號EXIT。 上述之組合電路57係包含：一反相器57a、一 2-輸入 NOR邏輯閘57b、和兩反相器串聯連接之一反相器列57c。 上述反相器57a之輸入，可接收上述之ENTRY信號。上述 反相器57a之輸出，係連接至上述NOR邏輯閘57b之一輸入 。上述NOR邏輯閘57b之另一輸入，可接收上述之EXIT信 號。上述NOR邏輯閘57b之輸出，係連接至上述反相器列 57c之一輸入=上述反相器列57c，可輸出上述之測試模態 信號SCITT » 經濟部智慧时產局員工消費合作钍印製 第10和11圖係顯示上述SC1TT解碼器37之細節。上述 之SCITT解碼器37，係具有一轉換電路37a和一運算電路 37b。在一輸出端子之數目增加，而輸入端子數目減少之16 位元模態中，上述之轉換電珞37a，可饋送一共用信號（ WEB信號），給上述運算電路37b之不同輸入。上述之運 算電路37b，可對彼等來自記憶體控制器15之輸入樣式， 執行一運算，以及可輸出一輸出樣式。 上述之轉換電路37a，係如第10圊中所示地包含：一 反相器63、和兩CMOS傳輸邏輯閘63b和63c，彼等各係一 pMOS和nMOS之源極和没極。上述反相器63a之輸入、上 述CMOS傳輸邏輯閘63b之pMOSn的閘極、和上述CMOS傳 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧时產局員二消费合作让£,)$ A7 B7 五、發明說明（32) 輸邏輯閘63c之問極’可經由一反相器65，接收上述之BYTE 仏號。上述反相器63a之輸出’係分別連接至上述CMOS 傳輸邏輯閘63b和63c之pMOS和nMOS的閘極。上述CMOS 傳輸邏輯閘63b之輸入’可接收上述之位址信號％ A-1。 上述CMOS傳輸邏輯閘63c之輸入，可接收上述之WEB信 號。該等MOS開關63b和63c之輸出，係彼此相連接，以 及可輸出一用以解碼之信號SCA-2。上述之轉換電路3 7a ’可在該等8位元模態和16位元模態中，均能使用上述之 運算電路37b。 誠如第11圖中所示，上述之運算電路37b係具有：一 些 6-輸入 XNOR邏輯閘 67a、67b、67c、67d、和 67e、4-輸 入XNOR邏輯閘67f、67g、和67h、與2-輸入XNOR邏輯閘 67j。各XNOR邏輯閘係一專或電路》上述xn〇R邏輯閘67a ’可接收該等位址信號SCA0和SCA8-SCA12，以及可輸出 一運算結果，而做為上述之解碼信號SC ADQ0。上述之 XNOR邏輯閘67b ’可接收上述之位址信號SCA1和SCA13-SCAI7 *以及可輸出上述之解碼信號SCADQ1。上述之 XNOR邏輯閘67c，可接收上述之位址信號SCA2和SC A18-SCA21與WEB信號' 以及可輸出上述之解碼信號SCADQ2 :上述之XNOR邏輯閘67d’可接收上述之位址信號SCA3 ' SCA8，SCA13、和 SCA丨 8、與 WEB信號、和 SCA-2信號 '以及可輸出上述之解碼信號SCADQ3。上述之XNOR邏 輯閘67e 可接收上述之位址信號SCA4、SCA9、SCA14 SCA丨9，和WEB信號.與SCA-2信號..以及可輸出上述 ί:·. .1: :¾ 闲犮 S ® 家橒直；C:NS)A.I 墁柊 me 297 公釐 -----------丨-裝--------訂------1--線 (請先閱讀背面之沒意事項再填寫本頁) 451464 A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（33 ) 之解碼信號SCADQ4。上述之XNOR邏輯閘67f，可接收上 述之位址信號SCA5、SCAIO、SCA15 '和SCA20，以及可 輸出上述之解碼信號SCADQ5。上述之XNOR邏輯閘67g， 可接收上述之位址信號SCA6、SCAI1、SCA16、和SCA21 ’以及可輸出上述之解碼信號SC ADQ6。上述之XNOR邏 輯閘67h，可接收上述之位址信號SCA7、SCAI2、SCA17 、和WEB信號，以及可輸出上述之解碼信號％八〇(57。上 述之XNOR邏輯閘67j，可接收上述之位址信號SCA0和 SCA-2信號，以及可輸出上述之解碼信號scary/bγ。 第12至14圖係顯示上述輸出轉換單元31之細節。該輸 出轉換單元31，係具有一在後文將會做一說明，可在上述 之連接測試模態中，將該等資料輸入/輸出端子DQO-DQ15和備妥/忙碌端子ry/by，轉換成彼等輸出測試端 子之功能。此等輸出測試端子，係一些可在上述之連接測 試模態中’用以將上述運算電路37b所產生之輸出樣式， 輸出至其外部之端子e上述之輸出轉換單元31，係依據彼 等輸出測試端子之種類，而具有三種輸出轉換電路69、71 、和 73。 第12圖中所示之輸出轉換電路69,係一些可用以輸出 彼等與資料輸入/輸出信號DQ0-DQ7相對應之資料輸出 信號SOUTO-7的電路。各輸出轉換電路69係包含：一反相 電路75、三個反相器69a、69b、和69c、與一如第10圖尹 所示之反相器63。上述之反相電路75係包含：一反相器75a 、一MOS開關75b、和一CMOS反相器75c。其一輸入端子 {請先閲讀贵面之注意事項再填寫本頁> 裝i --- 訂l·-:------線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 37 經濟部智慧財產局員工消費合作7±f;'h A7 __B7_ 五、發明說明（34 ) IN 1，係連接至上述反相器75a之pMOS的源極、上述MOS 開關75b之pMOS的閘極、和上述CMOS反相器75c之輸入 。上述反相器75a之輸出，係連接至上述CMOS反相器75c 之nMOS的源極，和上述MOS開關75b之nMOS的閘極。其 一輸入端子IN2，係連接至上述MOS開關75 b之輸入，和 上述CMOS反相器75c之輸入。上述MOS開關75b之輸出， 和上述CMOS反相器75c之輸出，係彼此連接在一起。此 等輸出係經由上述之反相器69b，連接至上述反相器63之 MOS開關63c的輸入。上述反相器63之MOS開關63b的輸 入，係連接至上述反相器69a之輸出》其一輸入端子IN3， 係連接至上述反相器69a之輸入。上述轉換電路63之輸出 ’係經由上述之反相器69c ’而連接至一輸出端子out 1。 上述轉換電路69之輸入端子IN 1和IN4 ,可接收該等 BYTEB信號和SCITT信號。上述出轉換電路69之輸入端子 IN2和[N3，可嚮應上述資料輸入/輸出信號dq〇_Dq7之 各位元，而接收上述之解碼信號SCADQ0-SCADQ7、和資 料輸出信號SOUTO-SOUT7。同理，每一轉換電路69之輸 出端子0UT1，可輸出該等與資料輸入/輸出信號DQ〇_ DQ7之各位元相對應之輸出信號DQ〇〇UT-DQ70UT = 第13圖中所示之輸出轉換電路71，係一些可輸出該等 與f料輸入/輸出信號Dq8_Dq丨5相對應之資料輸出信號 S〇LTS-S〇UT15上述之轉換電路7〗，係與第12圊中所示 之輸出轉換電路69 ·具有相同之組態 '除上述之反相電路 、’不存在於該等轉換電路7丨而外，換言之上述之輪〜端 ------------ -------|灯.1----線 (請先聞讚^通之浲意箏項并填离本頁) 38 451464 Α7 Β7 五、發明說明（35) 子IN2，係經由一反相器71 b，直接連接至上述反相電路63 之MOS開關63c。 上述之各轉換電路71之輸入端子IN4，可接收上述之 SCITT信號。上述轉換電路71之輸入端子IN2，可接收該 等各與資料輸入/輸出信號DQ0-DQ7之各位元，減去8之 結果相對應之解碼信號SC ADQO-SC ADQ7。上述轉換電路 71之輸入端子IN3,可接收該等各與資料輸入/輸出信號 DQ0-DQ7之各位元相對應之解碼信號SCADQ0-SCADQ7。 同理，上述轉換電路71之輸出端子01ΠΊ，可輸出彼等各 與等資料輸入/輸出信號DQ0-DQ7之各位元相對應之輸 出信號DQ80UT-DQ150UT。 第14圖中所示之輸出轉換電路73，係與第13圖中所示 之輸出轉換電路71相同，彼等之輸入端子ΙΝ2、ΙΝ3、和ΙΝ4 ，可分別接收該等SCARY/BΥ信號、IRY/B Υ信號、和SCITT 信號。其輸出端子0UT1，可輸出上述之輸出信號 RY/BYOUT » 上述安裝有閃式記憶體13和記憶體控制器15之印刷接 線板11的每一接著面17，與上述閃式記憶體13之各端子間 的互連狀況測試，係在下列之方式下加以完成。 在其電力啟通之時刻，上述之閃式記憶體13，可嚮應 上述記憶體控制器15之控制，而變換至其連接測試模態。 第15囷係顯示當上述之閃式記憶體13,變換至其連接 測試模態，以及接著返回一正常運作時，彼等主要信號之 時序》 各紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先wtl-1r面之注意事項再填寫本頁) · n 1· _E* · Ai 線 經濟部智慧財產局具工消費合作社印製 39 蛵濟部智慧时產局員工消費合作.社，£ κ A7 B7 五、發明說明（Μ) 在其電力啟通後，上述電源供應線VCC之電壓.將會 增加至—預定值。此時’上述之記憶體控制器1 5，將會輸 出低邏輯位準之/RESET信號（第15(a)圖）。上述之VCCDC 信號，將會落後上述電源供應線VCC之電壓增加達T1之 時間’而變為高邏輯位準。第8圖中所示之H WRESET信 號’將會因上述低邏輯位準之/RESET信號，而變為高邏 輯位準。上述之nMOS 45a將會變為ON，以及上述第一邏 輯問47之輸出47b ’將會變為高邏輯位準。上述之測試模 態致能信號SCITT-EN，將會因上述輸出47b之變為高邏輯 位準’而變為低邏輯位準。正當上述VccDC信號為低邏 輯位準之際，第7圖中所示之RESET信號和RESETB信號 ’將分別保持在高邏輯位準和低邏輯位準。所以，第8圖 中所示之nMOS 45e，將會變為ON，以及上述第二邏輯閃 49之輸出49b ’將會高邏輯位準。上述之HWRE SET信號 ’將會因上述低邏輯位準之/RESET信號，而變為低邏輯 位準，以及上述之nMOS 45f，將會變為〇FF。上述之PM〇S 45h，將會變為ON，以及上述第三邏輯閂51之輸出5ib , 將會變為低邏輯位準。上述之測試模態設定信號SCiTT_ SET ‘將會因上述輸出51b之變為低邏輯位準，而變為低 邏輯位準。 在第9圖中所示之活動性儲存電路53中，其pM(DS 53a 1在上述之VCCDC信號，為低邏輯位準之際，將會變為 南邏輯位準’以及上述進入邏輯閂39之輸出59b ‘將會變 為泜邏輯位準因上述進八邏輯閂59之低邏輯位準 '丄述 S i CNS5A-1 ：'{〇 . ?9·' -----I-------裝--------訂---------線 (請先閱讀背面之注意事項再填莴本頁) 40 4 5 1464 A7 B7 五、發明說明（37) (請先M讀嘴面之注意事項再填寫本頁} 之ENTRYB和ENTRY信號，將會分別變為高邏輯位準和低 邏輯位準。因上述ENTRY信號之高邏輯位準，上述之測 試模態信號，將會變為低邏輯位準（第15(b)圖）。 同時，在第9圖中所示之非活動性儲存電路55中，其 pMOS 55a ’在上述之VCCDC信號’為低邏輯位準之際， 將會變為ON，以及上述退出邏輯閂61之輸出61b，將會變 為低邏輯位準。上述之退出邏輯閂61，將會閂定其低邏輯 位準之輸出，以及上述之EXITB和EXIT信號，將會分別 變為高邏輯位準和低邏輯位準（第15(b)圖）。 上述之VCCDC除上述電力變為ON之時刻外，將不會 變為低邏輯位準。所以，其後，將不會有一高邏輯位準之 信號，提供給上述進入邏輯閂59之輸入59a，和上述退出 邏輯閂61之輸入61a。換言之，上述進入邏輯閂59之輸出59b ’和上述退出邏輯閂61之輪出6 lb，兩者一旦變為高邏輯 位準’將不會再次變至低邏輯位準。 經濟部智慧財產局員工消費合作社印製 上述之記憶體控制器15，將會輸出該等低邏輯位準之 /WE和/CE信號。第7圖中所示之RESET信號和RESTETB信 號’將會因此等低邏輯位準之/WE和/CE信號，而分別變 為低邏輯位準和高邏輯位準。所以，第8®中所示之nMOS 45e和pMOS 45h，將會變為OFF » 上述之記憶體控制器丨5，在該等低邏輯位準之/WE和 /CE信號輸出之際，將會使上述之/RESET信號，變為高邏 輯位準（第15(c)圖）》第8圖中所示之HWRESET信號和 HWRESETB信號，將會因上述高邏輯位準之/RESET信號 表紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公藿） 經;5部智慧財產局員工消費合作社?|5发 A7 B7 五、發明說明（38 ) ’而分別變為低邏輯位準和高邏輯位準。上述之nIvI〇S 45a ’將會因上述低邏輯位準之HWRESET信號，而變為OFF :上述之重置脈波產生器5 2 ’則會將一正脈波，饋送至上

述nMOS 45b之閘極。上述之nM〇s 45b，將會保持為〇N ，而達一段預定期間，以及上述第—邏輯閂47之輸出47b ’將會變為低邏輯位準。由於該等CE和WE信號，兩者均 為向邏輯位準’上述之測試模態致能信號Scitt-EN，將 會因上述低邏輯位準之輸出47b，而變為高邏輯位準。換 言之，在上述/RESET信號之上昇緣處，將會執行該等/CE 和/WE信號之低邏輯位準的偵測（第一次）。 上述之nMOS 45f，將會因上述高邏輯位準之 HWRESETB信號，而變為on。所以，上述SCITT-EN信號 之高邏輯位準狀態，將會傳輸至上述之第二邏輯閂49。上 述第二邏輯閂49之輸出49b，將會變為低邏輯位準。由於 上述之nMOS 45g，將會因上述之低邏輯位準HWRESET信 號’而變為OFF。上述第二邏輯閂49之輸出49b的低邏輯 位準’將不會傳輸至上述之第三邏輯閂51。換言之，上述 第三邏輯閂5 1之輸出5 lb ’和上述之測試模態設定信號， 將會保持在低邏輯位準。 上述之記憶體控制器1 5 *接著可在輸出該等低邏輯位 準CE和/WE信號之際《將上述之/RESET信號，改變成低 邏輯位準（第〗5(d)圖基於此低邏輯位準之/ce和？WE ί言號上述之HWRESET信號，將會如第8圖中所示變 為高邏輯位準以及上述之HWRESETB信號 '將會變為 二“:.¾ 適甲：r· 3 园家標 j 規格 2S:·公堃： n n n n I n n .1 a— I * n —ar aiB* n ϋ .^1 一 0«. I ·ϋ kl— *1 I <請先M讀臂面之注意事項再填寫本育) 42 4 5 1 46 4 A7 B7 經濟部智慧时產局員工消费合作社印製 五、發明說明（39 ) 低邏輯位準。 上述之nMOS 45a，將會因上述高邏輯位準之 HWRESET信號，而變為ΟΝ»上述第一邏輯閂47之輸出47b ，將會因上述nMOS 45a之變為ON，而再次變為高邏輯位 準，以及上述之測試模態致能信號SCITT-EN，將會變為 低邏輯位準。上述之nMOS 45g，將會因上述高邏輯位準 之HWRESET信號，而變為ON ’以及上述第二邏輯閂49之 輸出49b的狀態，將會傳輸至上述之第三邏輯閂51 β此時 ，第7圖中所示之CE信號、WE信號、和VCCDC信號，係 全為高邏輯位準，以及上述之EXIT信號，係為低邏輯位 準？基於此一理由，上述高邏輯位準之RESETB信號將可 得以維持。所以，第8圈中所示之pMOS 45h，將會保持為 OFF»結果，上述第三邏輯閂51之輸出51b，將會變為高 邏輯位準，以及上述之測試模態設定信號SCITT-SET，將 會變為高邏輯位準》換言之，該等/CE和/WE信號之低邏 輯位準狀態，將會在上述/RESET信號之上昇緣處，再次 被偵測到。 第9圖中所示活動性儲存電路53之nMOS 53b，將會因 上述高邏輯位準之測試模態設定信號SCITT-SET，而變為 ON »由於上述之VCCDC信號，為高邏輯位準，上述進入 邏輯閂59之輸出59b，將會變為高邏輯位準。該等ENTRYB 和ENTRY信號，將會因上述高邏輯位準之輸出59b，而變 為低邏輯位準（第15(e)圖）。由於上述之EXIT信號，係保 留其低邏輯位準，上述之測試模態信號SCITT，將會因上 (請先Mtt-lr面之注項再填寫本頁) *11!!1 訂·1 — — — 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 43 A7 ____B7__ 五、發明說明（40 ) 述ENTRY信號之變為低邏輯位準，而變為高邏輯位準（ 第 15(f)圖）。 上述之閃式記憶體1 3，將會因上述高邏輯位準之測試 模.¾设定信號SC ITT-SET ,而變換至其連接測試模態t上 述閃式記憶體13之位址端子a〇-A2 1和寫入致能端子/WE ，係用做彼等之輸入測試端子，以便嚮應其變換至連接測 試模態，而接收該等輸入樣式。在其8位元模態中，其通 用端子DQ1 5/A-1，亦係用做其輸入測試端子。上述之閃 式*己憶體13，可激勵第π圖中所示之運算電路37b，以及 可使第12至丨4圖中所示之輸出轉換電路69、71、和乃的輪 出路徑’切換至彼等之解碼信號側。 經濟部智慧財產局3工消費合."^";& ______________裝___ (請先閱讀贵面之注意事項再填寫本頁) •線 舉例而言，上述輸出轉換電路69所輸出之輸出信號 DQ0OUT-DQ7OUT，在上述i/BYTE信號為低邏輯位準（ 意謂其8位元模態）之際，係與該等解碼信號scadq〇· SCADQ7，具有相同之邏輯值。此時，上述輸出轉換電路 乃所輸出之輸出信號DQ80UT-DQ15〇UT，係與該等解碼 信號SCADQ0-SCADQ7 ’具有相同之邏輯值。上述輸出轉 換電路73所輸出之輸出信號RY/BY〇UT，係與上述之解碼 倌號SCARY/B Y，具有相同之邏輯值。 上述輸出轉換電路69所輸出之輸出信號dq〇〇ut· DQ70UT在上述之/ΒγτΕ信號為高邏輯位準（意謂其μ ;之際’係處於與該等解碼信號-似dQ7 之反相邏輯俊中。此時，上述輪出轉換電路7ι所輸出之輪 出馆號叫刪！娜50U1，係與該等解碼信號sca〇q〇 國家標.¾ ;〇:S)人4規格 -44 經濟部智慧时產局員工消費合作社印製 45 1 46 4 A7 B7 五、發明說明（41 ) SCADQ7，具有相同之邏輯值。上述輸出轉換電路73所輸 出之輸出信號RY/BYOUT，係與上述之解碼信號 SCARY/BY，具有相同之邏輯值。換言之，在其16位元模 態中，該等輸出信號DQ0OUT-DQ7OUT，與該等具有上 述輸出信號DQ0OUT-DQ7OUT之反相邏輯值的輸出信號 DQ80UT-DQ150UT，係使用相同之解碼信號SCARY/BY ，來加以產生》 其後，上述之記億體控制器15,將會在保持上述 /RESET信號為低邏輯位準之際，執行上述之互連狀況測 試。於完成上述互連狀況測試之後，上述之記憶體控制器 15 ’可將上述之/RESET信號，改變成高邏輯位準（第15(g) 圊）。 第9圖中所示非活動性儲存電路55之NOR邏輯閘55f， 將會藉接收該等低邏輯位準之ENTRYB信號和HWRESET 信號，而變為高邏輯位準。上述之nMOS 55b，將會因接 收上述来自NOR邏輯閘55f之一輸出，而變為ON。由於上 述之VCCDC信號，係高邏輯位準，上述退出邏輯閂61之 輸出6 lb’將會變為高邏輯位準.該等EXITB信號和EXIT 信號’將會因上述高邏輯位準之輸出61b，而分別變為低 邏輯位準和高邏輯位準（第15(h)圖）。上述組合電路57之 N0R邏輯閘57b的輸出，將會因上述高邏輯位準之EXIT信 號’而變為低邏輯位準，以及上述之SCITT信號，將會 變為低遢輯位準（第l5(j)圓

上述之閃式記憶體13,可藉上述低邏輯位準之SCITT 本紙張尺度適用中翻家襟準（CNS)A4規格（2】G χ 297公爱） 45 ^ I ·1 I I ^ ^ I 11 -J -I I 1 I I I I ^ t I I f »1 I ^ I · (請先Μ讀货面之注意事項再填寫本頁)

Ml's·部盲慧3?產局員工消費入η^.ΐίΓ:ι 五、發明說明（42 ) k號，而完成其連接測試模態。由於上述之/RESEt信號 ，係高邏輯位準，上述之閃式記憶體丨3，將會在完成其連 接測試模態之時刻.變換至一正常運作。上述之運算電路 3几將會被解激，以及該等輸出轉換電路的、n、和乃之 輸出路徑，在該正常運作中，將會改變至彼等之輸出信號 側。上述之連接測試模態，係因上述/RESET信號之改變 至高邏輯位準而完成。所以，此簡單之控制電路，可完成 其至正常運作模態之變換。 第16圖係顯示該等記憶體控制器15和閃式記憶體13， 執行上述互連狀況測試之時刻，彼等主要信號之時序。 上述之記憶體控制器15，可將該/RESET信號’改變 至低邏輯位準，以及可使上述之閃式記憶體13，變換至其 連接測試模態。上述之記憶體控制器15，可使上述之輸出 致此线/OE，自上述/RESET信號之改變業已經歷丁2時間 後、自高邏輯位準改變至低輯位準。上述之閃式記憶體13 ，可接收上述低邏輯位準之/〇ε信號，以及可激勵第6圖 中所示輪出緩衝儲存器單元之輸出電路41。 上述之記憶體控制器15，接著會在—預定期間内’將 該等輸入樣式，饋至上述閃式記憶體丨3之輸入測試端子。 該二式記憶體13 ’可接收該等輸入樣式，以及可在上述之 運算電路37b内，執行—邏輯運算，以及可自彼等之輸出 料端子輸出彼等之運算結果，而成為該等輸出樣式： 上述之記憶體控制器！5 .可接收該等輸出樣式，以及可使 見等接故之樣式’與彼等之預期值做比較在此—方式下 {請先Μ讀背面之;i意事項再填寫本頁) 裝--------訂---------線---------------- 46 4 5 146 4 A7 _— B7 五、發明說明（43 ) ’上述閃式記憶體13之各端子，與各該等接著面17間之連 接狀態，將可做一判斷。於所有輸出樣式均已做過判斷後 ’上述之記憶體控制器1 5，將會使上述之/RESET信號， 改變至高邏輯位準，而完成其輪入測試模態。 第π圖係顯示上述記憶體控制器丨5，饋至該等輸入測 試端子之輸入樣式，與該等彼等輸出測試端子之輸出樣式 的預期值的一個範例。第17圓中所示之樣式，係上述閃式 記憶體13運作於8-位元模態之時刻的測試樣式β所以，一 以點畫區域所示之資料輸出端子DQ8-DQ15的輸出樣式 ，將會在上述之閃式記憶艘13内產生，但不會輸出至其外 部。在此一範例中，上述互連狀況之執行，係使用步行4 樣式、全-0樣式、步行·〇樣式、和全_丨樣式。該步行4樣 式，係依序輸入高邏輯位準之資料（第17圖中之”1"),至 彼等輸入測試端子中之一目標端子。該全_〇樣式，係將低 邏輯位準之資料，加至所有之輸入測試端子。該步行〇樣 式，係依序輸入低邏輯位準之資料（第17圖中之"〇，，），至 彼等輸入測試端子中之一目標端子β該全_1樣式，係將高 邏輯位準之資料，加至所有之輸入測試端子β 第18圊係顯示上述記憶體控制器15，饋至該等輸入測 試端子之輸入樣式’與該等彼等輸出測試端子之輸出樣式 的預期值的另一個範例。第18圊中所示之樣式，係上述閃 式記憶體13運作於16-位元模態之情況有關之測試樣式。 彼％之測試樣式所產生之方式，係使16-位元模態中之低 位元DQ0-DQ7的預期值，不致變為與8-位元模態中者相同 本紙張尺度適用中國國家標準（CNS)A4規格<210 * 297公釐） {請先《讀货面之注意Ϋ項再填寫本頁> 裝------！訂----^------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作.杜..--'t A7 B7 五、發明說明（44 ) °彼等低位元DQ0-DQ7信號之輸出樣式，除其一部份外 ’係處於第1 7圖中所示8-位元模態之時刻的低位元DQO-DQ7信號的輸出樣式的反相邏輯。藉著使用此種測試樣式 上W之運异電路37b，可如第11圖所示簡單地被配置成 〇 上述之通用端子DQ15/A-1，在其16-位元模態之時刻 ’係用做其輸入/輸出端子DQ15。所以，第17圖中所示 之位址端子A-1，將不會被用做其輸入測試端子。基於此 一理由’上述自WEB端子饋至運算電路37b之SCA-2信號 ’係如第10圖中所示’由上述之轉換電路3 7a所產生。 該等測試樣式與上述之運算電路37b，在配置上係依 據下列諸法則。 (法則1 )當該等輸入測試端子之數目為η，以及無論上 述切換端子/BYTE之狀態如何，其共用之輸出測試端子的 數目為m時，彼等輸入測試端子之數目m的邏輯值’係包 含在彼等對應共用輸出測試端子之邏輯值（該等運算結果 信號SCADQ0-SCADQ7)内。 (法則2 )在該等輸入測試端子之數目n，無關乎上述之切 換端子/BYTE，而大於該等共用輸出測試端子之數目爪的 情況中（亦即，若n>m)，該等輸入測試端子之餘數（n-m) 的邏輯值，將會包含在兩不同共用輸出測試端子之邏輯值 内：此一程序將會—再重複.直至所有之輸入測試端子均 被指定為止'若n<m ‘該等輪入測試端子之數目（m_n)的 邏輯值將會包含在不同共用輸出測試端子之邏輯值内 :¾ 1 — —— — — — — — — — —— — - I I--— II ^ ^ I I I ---I I (請先Μ讀背面之泣意事項再填寫本頁) 48 經濟部智慧財產局員工消費合作社印製 45 1 46 4 A7 __ B7 五、發明說明（45 ) 若h=iti，法則2便無其必要。 (法則3 )在該等連接至共用輸出測試端子之邏輯值的輪 入測試端子的數目為奇數之情況中，彼等之輸入數目，係 藉加入另一輸入測試端子，而變為偶數》 (法則4 )在仍存在一可能未被連接之端子的情況中（例 如，上述之RY/BY)，其係包含兩任意輸入測試端子之邏 輯值。 (法則5 )上述切換端子/BYTE所切換一部份或所有之輸 入測試端子的邏輯值，係該等共用輸出測試端子之反相邏 輯值》 藉著使用上述之測試樣式，該等SCITT解碼器37和輸 出轉換單元31，可用上述之簡單運算電路、切換電路、和 反相電路，來加以配置，以及上述之互連狀況測試，可在 8-位元和16-位元之模態中完成。 舉例而言，在其上之切換端子/BYTE係固定於低邏輯 位準的印刷接線板11中，當其切換端子/BYTE，被發現有 卡於1之失敗時，此失敗將會藉輸出一為彼等預期值之反 相邏輯值的樣式，而被偵測出。在上述之切換端子，係固 定於高邏輯位準之情況中，其卡於0之失敗，亦可被偵測 出。 在上述方式下配置成之半導趙記憶體元件，和上述安 裝有此半導體記憶體元件之電路板中，以及在上述可用以 測試一半導體記憶體元件，與一電路板間之互連狀況的方 法中，在上述之閃式記憶體13内，係形成有上述之偵測單 本紙張尺度適用中S國家標準（CNS)A4規格（210 X 297公釐） 49 ------— — — — —·裝 i 丨 il^l·!--I -線 ί請先閱讀臂面之注意事項再填寫本頁> 經濟部苜慧財轰局員工消費合作"·1·'-;1'·1" A7 ______B7 ____ 五、發明說明（46 ) 元35，其可在上述/RESET信號之連續變化緣處’偵測到 該等/CE和/WE信號。所以，上述之閃式記憶體丨3，無須 彼等測試專屬之端子，便可變換至其連接測試模態，以及 可完成其互連狀況測試。此外，在一時鐘信號非同步型之 半導體記憶體元件中，諸如上述之閃式記憶體13 ,可在必 要時，變換至其連接測試模態，以及可完成其之測試。 欲變換至其連接測試模態，該等/CE和/WE信號，在 上述連續變化之/RESET信號的端緣處，必須為低邏輯位 準=當該等/CE和/WE信號，為低邏輯位準時，上述之 /RESET信號，在一正常運作中，並不會變化。所以，其 可避免在上述之正常運作中，因一錯誤運作或電源供應雜 訊等所致’而變換至其速接測試模態。 上述輸入緩衝儲存單元21内之輸入電路39，並不受上 述/RESET信號之控制。所以，彼等饋送至上述輸入電路39 之信號’可饋送至上述之偵測單元35、SCITT解碼器37， 等等’而確保能變換至其連接測試模態。 上述之偵測單元35，可在上述之測試模態中，偵測到 上述/RESET信號之一上昇緣，而取消其連接測試模態。 所以，在其測試模態取消之時刻’上述之閃式記憶體13， 便可變換至其正常運作模態。一使用者並不必考慮其連接 測試模態=換言之，其可避免操作便利上之劣化。 Π)上述之活動性儲存電路53，可用以储存一至其測 試模態之變換的資訊‘以及可在電力啟通後，當此儲存之 f訊業已健仔時：用以抑制―至其測試模態之變換以及 -1 n ^ n i n tl I* I n n / ·1』6JI «I I tf tr I* t· f 線 t靖先閱讀嘴面之注帝？事項再填寫本頁} 50 4 5 1 46 4 A7 B7 五、發明說明（47 ) (請先Μ讀货面之注意事項再填寫本頁) (2)上述之非活動性儲存電路55，可用以儲存一取消 其測試模態之資訊，以及可在上述儲存之資訊業已被使用 時，用以抑制一至其測試模態之變換。所以，一旦一至其 測試模態之變換業已完成，另一至其測試模態之變換便會 被抑制。在此一方式下，在一正常運作中，一因錯誤運作 或電源供應雜訊等所致至其連接測試模態之變換，可確實 避免發生。 在其連接測試模態中，上述閃式記憶體13之預定端子 ，係用做彼等之輸入測試端子和輸出測試端子。所以，無 須彼等測試專屬之端子，便可完成其互連狀況之測試。 經濟部智慧財產局員工消費合作钍印製 上述輸出轉換單元31之輸出轉換電路69，係受到上述 /BYTE端子之控制，以致彼等8·位元和16-位元中之輸出樣 式，將會不同。所以，在上述使用一類似/BYTE之切換端 子，而可切換彼等資料輸入/輸出端子之字組資料的半導 體記億體元件中，其依據字組資料之連接測試將可被完成 。結果.，其既不屬輸入測試端子亦不屬輸出測試端子之 /BYTE端子的連接失敗，將可被發現。換言之，就其位準 在該印刷接線板11上面高度可能被固定之切換端子/BYTE 而言，其互連狀況測試，可使上述之/BYTE端子不屬輸入 測試端子亦不屬輸出測試端子下，來加以完成。 上述輸出轉換單元31之輸出轉換電路69，係受到上述 /BYTE端子之控制，以致彼等來自資料輸入/輸出端子 DQ0-DQ7和DQ8-DQ15之輸出樣式的邏輯值，在上述之16-位元模態中，將會變為彼此之反相值。所以，藉著使該等 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟$智慧財產局_工消費合作社';;公 A7 ___B7_____ 五、發明說明（48 ) 來自輸入/輸出端子和擴充輸入/輸出端子之輸出樣式的 不同，可不必增加上述輸出轉換單元31之尺度，便可完成 其互連狀況之測試。 第19圊係顯示本發明第二實施例之半導體記憶體元件 〇 在此一實施例t，一活動抑制電路76，係連接至上述 起始电路45之nMOS 45b的沒極。此第二實施例之配置， 係與第一實施例之配置相同’除上述之活動抑制電路76而 外。 上述之活動抑制電路7 6係包含：一閃式記憶趙之記憶 體晶格76a ' —其中之兩反相器係形成一串級連接之反相 器列76b、和一下拉高電阻之電阻器76c。其記憶體晶格76a 之控制問極，可接收一在資料寫入和其他運作之時刻，容 許電麼改變之控制信號CN。該記憶體晶格76a之汲極，係 連接至上述之電源供應線VCC。該記憶體晶格76a之源極 ’係連接至其反相器列76b之輸入。該反相器列76b之輸出 ’係連接至上述nMOS45b之汲極。 在此一實施例中’在需要一變換至其連接測試模態之 情況下’ _’Γ將會事先寫人上述之記憶體晶格76a内。該記 憶體晶格76a -可於”丨"寫入其中時，保持為〇N ’以及上 述反相器列76b之輸出，將會總是保持為高邏輯位準。換 言之 '其所完成係與上述第—實施例之丰導體記憶體元件 相同之電路運作、以及一至其連接測試模態之變換，將變 為可'能 -------------^------t I ---------^ <請先閱讀背面之注意事項再填寫本頁》 45 1 46 4 A7 ---- B7 五、發明說明（49) 同時’在不需要一變換至其連接測試模態之情況下， 將會事先寫入上述之記憶體晶格76a内。該記憶體晶格 76a，可於"〇"寫入其中時，保持為〇FF。上述反相器列76b 之輸入，將總會由上述高電阻之電阻器76c，饋入一低邏 輯位準之信號’以及上述nMOS 45b之偵測，將會保持為 低邏輯位準。換言之，上述第一邏輯閂47之輸出47b，並 不會變為低邏輯位準，以及上述之閃式記憶體〗3，絕不會 變換至其測試模態。 上述之資料’在傳送至上述閃式記憶體13之前或之後 ’可寫入至上述記憶體晶格76a之内。舉例而言，藉著在 一製造程序中，將"0"寫入上述之記憶體晶格76a内，一至 其測試模態之變換’便可加以事先防止》此外，藉著在其 互連狀況測試後，將"〇"寫入上述之記憶體晶格76a内，其 後一至其測試模態之變換，便可加以防止。 在此一實施例中，其將可得到上述第一實施例之半導 體記憶體元件的相同效果。此外，在此一實施例中，其係 使用上述包含閃式記憶體型記憶體晶格76a之活動抑制電 路76 ’以及上述偵測單元35之激勵，將可藉著控制上述之 起始電路45，而加以抑制β所以，在事先知悉上述之半導 體記憶體元件遞送至一顧客，而不需要其連接測試模態之 情況下’上述偵測單元35之激勵，可在一製造程序中，將 ”0"寫入上述之記憶體晶格76a内，而可永遠加以抑制，以 及因而可防止上述SCITT解碼器37之激勵。此外，在上述 閃式記憶體13之各端子，與上述印刷接線板11之各接著面 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公t ) <請先閱讀嘴面之注f項再填寫本頁) Γ 裝！—訂----.--- - !線 經濟部智慧財產局員工消f合作社印製 A7 ___B7 _ 五、發明說明（5〇) Π間的互連狀況測試後’上述偵測單元3 5之激勵，可因” 0" 之寫入上述記憶體晶格76a内’而得以抑制，以及上述 SCITT解碼器37之運作，將可避免發生。 換言之’在遞送上述閃式記憶體丨3之前或之後.可依 據一使用者使用該閃式記憶體13之情況，而事先防止一 至其測試模態之變換。 第20圖係顯示一安裝有上述半導體記憶體元件之電路 的第二實施例。 在此一實施例中，一包含多數端子79a之端子單元79 ，係形成在一印刷接線板77上面。此端子單元79 ’係連接 至一外部控制裝置（未示出）之連接器等。在該印刷接線 板77上面’安裝有兩閃式記憶體13a和13b。此等閃式記憶 體13a和13b ’係與第一實施例中之閃式記憶體13相同。該 等閃式记憶體13a和13b之各端子 '係軟焊在上述印刷接線 板Π上面所形成之接著面丨7上面。該等閃式記憶體133和 13b之接著面η ’和上述端子單元79之端子州，係以第2〇 圖中之箭頭所示之接線樣式8卜而彼此連接在-起。彼等 箭頭之方向’係顯示彼等信號館送之方向=該等閃式記憶

和i3b^L/〇E端子，係分別連接至上述端子單元79之 .OE1端子和/〇ρ 7 4山I 以％子。就該等閃式記憶體13a和13b之/OE 端子外的其他端子而言，所用係一共用之寫入樣式。 山在此—實施例中' 上述之外部控制裝置，係經由上述 〜端卞早凡79 <倚送—信號，以及可控制該等閃式記憶體 i j a 和 ί 3 b 二 ---------I---裝-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 54 451464 A7 B7 五、發明說明（51 ) 第21圖係顯示在上述外部控制裝置之控制下，執行該 等閃式記憶體13a和13b，與上述印刷接線板77間之互連狀 況測試的時刻，彼等主要信號之時序。 上述之控制裝置，可經由第20圖中所示之端子單元79 ’控制該等/RESET信號、/CE信號、和/WE信號，以及可 使該等閃式記憶體13a和13b，同時變換至彼等之測試模態 。上述之控制裝置，在保持該等/RESET信號和/WE信號 為低邏輯位準之際，僅可將上述饋送至閃式記憶體13a之 /OE端子的/〇El信號，改變成低邏輯位準。在此一狀態中 ’上述之控制裝置，將會饋送一輸入樣式，以及可執行上 述閃式記憶體13a之互連狀況測試。 上述之控制裝置，接著可使上述閃式記憶體13b之 /OE 1信號，改變成高邏輯位準，以及可使上述之/〇E2信 號’改變成低邏輯位準。在此一狀態中，上述之控制裝置 ’將會饋送一輸入樣式，以及可執行上述閃式記憶體13b 之互連狀況測試。其後，上述之控制裝置，將會使上述之 /RESET信號，改變成高邏輯位準，以及可完成上述之連 接測試模態。換言之，該等閃式記憶體13a和13b，可同時 變換至彼等之測試模態°然而，該等閃式記憶趙丨3a和13b 之輸出信號’則並不衝突，蓋彼等之輸出信號，係受控狖 該等/OE1和/OE2信號故也。所以，上述安裝有多數閃式 記憶體之印刷接線板77的互連狀況測試，可輕易地被完成 〇 在此一實施例中，其將可得到上述安裝有半導體記憶 本纸張尺度適用中國國家楳準（CNS)A4規格（210 X 297公釐）

(請先Μ讀背面之注意事項再填寫本IW i ---11Γ 訂·--11 1111^. 經濟部智慧財產局ΜΚ工消費合作社印製 經濟部智慧財產局員工消f合作I:i.h?u A7 B7_____ 五、發明說明（52 ) 體元件之第一實施例印刷接線板11的相同效果。此外，在 此一實施例中’上述包含多數端子之端子單元79，係形成 在上述安裝有該等閃式記憶體1 3a和13b之印刷接線板77上 面' 以及該等閃式記憶體13a和13b之端子，係藉上述之接 線樣式81，連接至上述端子單元79之端子79a。所以，藉 著經由上述之端子單元79，自其外部控制該等閃式記憶體 13a和13b，該等閃式記憔體13a和13b之端子，與上述印刷 接線板77之端子單元79間，將可執行彼等之互連狀況測試 〇 該等閃式記憶體13a和13b之/0E端子，各係連接至上 述端子單元79之/0E1和/0E2端子’以及其他除彼等/〇E端 子外之端子’則係連接至上述端子單元之共用端子。所以 ，該等閃式記憶體13a和13b，可同時變換至彼等之測試模 態。而且，藉著使用該等/〇E 1和/0E2端子，來控制該等 業已變換至彼等測試模態之閃式記憶體13a和13b的/0E端 子’該等閃式記憶體13a和丨3b之互連狀況測試，便可分別 加以執行。結果’其將可避免上述印刷接線板77上面之接 線樣式中的信號衝突。 第22圖係一可顯示本發明另一基本原理之方塊圖s 在此半導體記憶體元件中，一轉換電路1 〇 ,可在測試 各端子與電路板間之連接的時刻'經由多數之輸入端子， 接故並列之輸入樣式；：測試樣式〕，以及可將此等樣式、 轉換成串列之輪出樣式，此等輸出樣式係依序自—輸出端 +做輸出： -------------裝-----I--訂---------線 <請先閱讀臂面之注意事項再填寫本頁》 45146 4 A7 _ B7 五、發明說明（53 ) {請先閱讀嘴面之注意事項再填寫本I> 此外’在一正常運作期間，一運算電路12，可在各端 子與電路板間之連接測試的時刻，經由多數之輪入端子， 接收並列之輸入樣式（測試樣式），可執行一邏輯運算， 以及可輸出並列之輸出樣式。上述之轉換電路丨〇，可接收 彼等來自運算電路12之並列運算結果樣式，以及可將此等 樣式’轉換成串列之輸出樣式。此等輸出樣式，係依序自 上述之輸出端子做輸出= 而且，上述之半導體記憶體元件，係包含一第二輸出 端子’其係用.在多數正常運作模態中之一預定運作模態中 。一樣式產生電路14,可依序接收該等來自轉換電路1〇之 輸出樣式，以及可產生不同於其所接收之輸出樣式的第二 輸出樣式。此等產生之輸出樣式，係自其第二輸出端子做 輸出。 經濟部智慧財產局員工消費合作社印製 同時’上述之電路板，係包含一控制電路18,和—些 與上述半導體記憶體元件之端子形成互連之連接部分丨6。 上述之控制電路18’可經由該等連接部分〗6,饋送並列之 輸入樣式’給上述半導體記憶體元件之輸入端子，以及可 依序接收該等來自其輪出端子之串列輸出樣式。藉著使此 等輸出樣式’與彼等之預期值做比較，在上述半導體記憶 趙之端子’與上述連接部分16間，將可執行彼等之連接測 試。 誠如前文所述，藉著饋送並列之輸入樣式，給上述半 導體記憶體元件之輸入端子，以及藉著使該等來自彼等輸 出端子之輸出樣式’與彼等之預期值做比較，將可完成上 本紙張尺度適用令囡园家標準（CNS)A4規格（210x 297公爱） A7 B7______ 五、發明說明（54) 述半導體記憶體之端子與該電路板間之連接測試= ---------------- <請先閱讀啃面之注意事項再填窵本頁) 第23圖係顯示第三實施例之半導體記憶體元件、第三 實施例安裝有上述半導體記憶體元件之電路板、和第二實 施例可闬以依據本發明來測試一丰導體記憶體元件與一電 路板間之互連狀況的方法= -·線· 在第23圖中，一閃式記憶體14和上述之記憶體控制器 1 5 ’係安裝在上述之印刷接線板11上面。該等印刷接線板 11、閃式s己憶趙14、和§己憶趙控制15，係相當於第2，圖 中所示之電路板、半導趙記憶想元件、和控制電路1 g。上 述閃式記憶體14之端子（諸如/RESET )，和上述記憶體控 制器15之端子，係軟焊在上述印刷接線板u上面所形成之 接著面17上面。該等接著面17，係相當於第22圖中所示之 連接部分丨6。上述閃式記憶體14之接著面17，和上述記憶 體控制器15之接著面17，係以第23圖中之箭頭所示之接線 樣式19，而彼此相互連接。該等箭頭之方向，係顯示彼等 信號饋送之方向。 經濟部智慧財產局員工消費合怍.社扣智 上述之記憶體控制器15，係由一類似邏輯問陣列之邏 輯LSI來形成=上述之記憶體控制器1 5係具有·_可供上 述閃式記憶體丨4之正常運作用的控制電路、一可在連接測 試之時刻用以饋送一輸入樣式給上述閃式記憶雜14之電路 、和一可用以嚮應上述之輸入樣式使一來自上述閃式記情, 體14之輸出樣式與彼等之預期值做比較的電路3

該等閃式記憶體14和記憶體控制器15，係分別具有該 等重置端子「RESET '晶Μ致能端孑，CE '寫\致能端+ .WE 58 451464 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（55) 、輸出致能端子/0E '多數之位址端子AO-A25、和一資料 輸入/輸出端子DQO。換言之，彼等資料係使用唯一之資 料輸入/輸出端子DQO，被寫入至上述之閃式記憶體14内 〇 該等重置端子/RESET、晶片致能端子/Ce、寫入致能 端子/WE、輸出致能端子/〇E、和位址端子A0_A25，係相 當於第22圖中所示之輪入端子。上述之資料輸入/輸出端 子DQO，係相當於第22圖中所示之輸出端子。 第24圖係一可顯示上述閃式記憶體〗4之内部組態的方 塊圖。在下文之解釋中’彼等饋送至諸端子之信號，係具 有與該等端子相同之參考碼，諸如『重置信號/RESET』。 彼等信號之名稱可加以省略，諸如r /ReseT信號』替代 上述之重置信號/RESET，以及『/WE信號』替代上述之 寫入致能端子/WE。 上述之閃式記憶想14係包含：一些各可用以輸入各輸 入信號之輸入緩衝儲存器22、一記憶體晶格單元23、上述 之列解碼器25、上述之行解碼器27、上述之感測放大器29 、一輸出緩衝儲存器34、一控制電路36、和一移位暫存器 38。此移位暫存器38,係相當於第22圖中所示之轉換電路 10。在第24圖中’並未顯示一至上述資料輸入/輪出端子 DQ0之輸入電路，和一至上述記憶體晶格單元23之寫入電 路。 每一輸入緩衝儲存器22,可輸入第23®中之記憶體控 制器15所饋送之輸入信號，以及可將此等業已輸入之信號 (請先Μ讀臂面之注意事項再填寫本I)

裝·！---—訂 --I 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 經濟部^慧財^局員工消費合作让以敫 A7 B7_____ 五、發明說明（56) •轉換成一準備輸出至其晶片内部之内部信號=詳言之. 上述之重置信號/RESET，將會轉換成上述之重置信號 RESETB ，以及上述之晶片致能信號/CE ，將會轉換成上 述之晶片致能信號CEB。上述之寫入致能信號/WE，將會 轉換成上述之寫入致能信號WEB，以及上述之輸出致能 信號/0E ’將會轉換成上述之輸出致能信號〇eB。上述之 位址信號A0-A25，將會轉換成上述之位址信號AI0-AI25 。該等帶有尾號"B"之信號，係一些負邏輯之信號。其他 之内部信號’則係一些正邏輯之信號。彼等括號内所示之 信號’係彼等饋送至在其連接測試模態中之端子的信號， 此將會在下文中加以說明。換言之，在其連接測試模態中 ，有一測試致能信號/TENT ,饋送至上述之重置端子 /RESET ’以及有一移位暫存器信號RSF丁，馈送至上述之 寫入致能端子/WE。有一預設致能信號pEN，饋送至上述 之輸出致能端子/OE，以及有一測試樣式信號TIN，饋送 至上述之位址端子A0-A25。 上述之控制電路36，可接收該等重置信號RESETB、 晶片致能信號/CE、和寫入致能信號WEB，以及可輸出一 測試模態信號TEST。藉著此—測試模態信號test之激勤 ’上述之閃式ί己憶體14，可自一正常運作模態，改變至其 連接測試模態。 上述之移位暫存器38 :任士 ^Λ 係由多數與該等位址端子AO- A25相對應之邏輯閂電路40电4 工上 屯崎刊芊恥連接而成。在此一實施例 中 第24圖底部之邏輟Μ雷技4Γ> , ^ Λ η ，电路4〇，係對應於最低位址端子 ---_— ---------- - - - - I ---— II ^ < I I I ----- (請先閱讀背面之注意事項再填寫本頁) 60 經濟部智慧財產局員工消費合作社印製 d 5 1 46 4 A7 ------ B7 五、發明說明（57) A0，而在其頂部之邏輯閂電路4〇 ,則係對應於最高位址 端子A25。各邏輯閂電路4〇，可在一預定致能信號pEN2 ，為高邏輯位準之時刻，藉著其預設端子pRE ’接收上述 之測試樣式TIN，以及可閂定其所接收之信號。各邏輯閂 電路40，可在上述處於低邏輯位準之預定致能信號pEN2 ，為其預設致能端子PEN所接收時，與一饋送至一時鐘信 號端子之移位暫存器信號RSFT2同步地，輸出其中所閃定 之信號。其第一級之邏輯閂電路4〇的輸入端子DIN ’係連 接至一接地線。上述第一級邏輯閂電路4〇之輸出端子 DOUT ’係輸出一測試輸出信號TOUT2。各邏輯問電路4〇 ’係在上述之連接測試模態中受到激勵。 上述之έ己憶肢晶格單元23内，係垂直地及水平地排列 有多數之記憶體元件MC »該等列解碼器25和行解碼器27 ，係一些可分別用以選擇一在列方向和行方向中之記憶體 晶格MC。上述選定之記愧體元件MC所輸出之一信號，將 會經由上述之行解瑪器27和一位元線BL，而輸出至上述 之感測放大器29。此感測放大器29，可將上述記憶體元件 MC所輸出之微弱信號加以放大，以及可輸出此一信號， 而成為上述之資料輸出信號SOUTO » 上述之輸出緩衝儲存器34，可在-~正常運作中，接收 上述之資料輸出信號SOUTO，以及可將所接收之資料， 輸出至其資料輸入/輸出端子DQ0。上述之輸出緩衝储存 器34，可在其測試模態中，接收上述之測試輸出信號 TOUT2，以及可將所接收之信號，輸出至其資料輸入/ I III--— — ill· i I I I I I 1 ^ ίιιιιι — ί請先Μ讀背面之沒意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公轚> 經-部智慧財產局貧工消費舍作钍1:(;¥ A7 ____JB7__ 五、發明說明（58) 輸出端子DQO，而成為上述之測試輸出信號τ〇υτ。上述 之輸出緩衝儲存器34，係受到上述輸出致能信號〇ΕΒ之控 制 '以及上述之信號，唯有在該輸出致能信號〇ΕΒ為低邏 輯位準時，方會自上述之輸出緩衝储存器34輸出。 第25圖係顯示上述邏輯閂電路4〇之細節。 上述之邏輯閂電路40係包含：彼此串聯連接之一預設 電路42 ' —切換電路44、一邏輯閂電路46 '和一切換電路 48 ° 上述之預設電路42係包含：彼等輸出係彼此連接在一 起之CMOS傳輸邏輯閘42a和42b，和一可用以控制該等 CMOS傳輸邏輯閘42a和42b之反相器42c。該等CMOS傳輸 邏輯閘42a和42b ’係藉連接彼等之pm〇S和nMOS—源極 和一汲極，而分別形成。上述之輸入端子DIN，係連接至 上述CMOS傳輸邏輯閘42a之輸入。上述之預設端子pre， 係連接至上述CMOS傳輸邏輯閘42b之輸入。上述之預設 致能端子PEN，係連接至上述CMOS傳輪邏輯閘42a之 pMOS之閘極、上述CMOS傳輸邏輯閘42b之nMOS之閘極 、和上述反相器42c之輸入。上述反相器42c之輸出，係連 接至上述CMOS傳輸邏輯閘42a之nMOS之閘極、和上述 CMOS傳輸邏輯閘42b之pMOS之閘極。 上述之CMOS傳輸邏輯閘42a，在上述之預設致能信 號PEN，岛低邏輯位準時‘將會變為ON .以及可將上述 之輸入信號DIN 傳送至其輸出側=上述之CMOS傳輸邏 輯閘42b .在上述之預設致能信號PEN .為高邏輯位準時 ------I------裝 ill! — 訂----I I---線 (請先閱讀背面之注意事項再填寫本頁) 5 1464 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（59) ，將會變為ON，以及可將上述之預設端子PRE，傳送至 其輸出侧。上述之測試樣式信號ΉΝ在饋送上，係做為上 述之預設致能信號PEN。 該等切換電路44和48，係分別包含一 CMOS傳輸邏輯 閘和一可控制其CMOS傳輸邏輯閘之反相器。上述之切換 電路44 ’可在一時鐘信號CLK為低邏輯位準時變為〇N。 上述之切換電路48，可在該時鐘信號CLK為高邏輯位準（ 當一時鐘信號/CLK為低邏輯位準）時變為on ^上述之移 位暫存器彳s號RSFT2在領送上，係做為上述之時鐘信號 CLK。上述之邏輯閂電路46，係包含兩彼此輸入和輸出相 連在一起之反相器* 上述之邏輯閂電路40’可在上述之移位暫存器信號 RSFT2，為低邏輯位準時，使上述來自切換電路之信號 ，保留在上述之邏輯閂電路46内，而可在上述之移位暫存 器信號RSFT2，為高邏輯位準時，輸出上述邏輯閃電路46 所保留之資料。 在上述安裝有閃式記憶體14和記憶體控制器15之印刷 接線板II中，在上述閃式記憶體14之各端子，與上述印刷 接線板11之各接著面17間，係以下列之方式，執行彼等之 互速狀泥測試= 在上述之互連狀況測試中，上述之記憶趙控制器15， 可控制上述之閃式記憶體14，而在其電力啟通時，使該閃 式記憶體14，變換至其測試模態。 第26圖係顯示當上述閃式記憶體14，變換至其測試模 本纸張又度適用中國國家標準（CNS)A4規格（210 X 297公轚） -Μ-------Ρ 訂··--------線' f請先Μ讀嘴面之注意事項再填寫本 63 A7 經濟部智慧时產局員工洎費合作ίί.£*·:ΐ 五、發明說明（60) 態以及接著變換至一正常運作模態時’彼等主要信號之 時序。 當其電力啟通時，上述之電源供應電壓VCC ’將會上 幵至一預定值。此時，第23圖中之記憶體控制器1 5，將會 使上述之/RESET信號，變為低邏輯位準（第26(3)圖）。 上述之記憶體控制器，接著可使該等/WE和/CE信號 變為低邏輯位準，以及在維持該等/WE— /CE信號之狀 態的當兒，使上述之/RESET信號’變為高邏輯位準（第26(b) 圖）。上述之記憶體控制器15，可使上述之/RESET信號’ 變為低邏輯位準（第26(c)圖）。 苐24圖中之控制電路36，可藉著接收上述/RESET信 號，自高邏輯位準至低邏輯位準之變化，而激勵上述之測 试is號TEST (第26(d)圖）。上述之閃式記憶體μ，將會 變換至其測試模態’以及第24圖中之移位暫存器3 8，將會 受到激勵。 上述之記憶體控制器1 5，可在保持上述,/reSET信號 為低邏輯位準之際’執行上述之互連狀況測試。在此測試 完成後，上述之記憶體控制器15，可使上述之/reSET信 號、變為高邏輯位準（第26(e)圖）。上述之控制電路36 , 可藉著接收上述/’RESE1信號至高邏輯位準之變化，而使 上述之測試信號TEST，變為低邏輯位準（第26(f)圖）。 換言之在此一實施例中 '在一正常運作模態開始前 '上述之互連狀況測試 '係在一預設之順序中予以完成. 6 —正常運作模態中上·述之,’RESE T信楚，在該等./w£ -------------裝---1----訂---------線 (請先閣讀啃面之注意事項再填駕本頁) 64 451464 經濟部智慧时產局員工消費合作社印製 A7 B7 五、發明說明（61 ) 和/CE信號為低邏輯位準時，並不會有變化。所以，其晶 片在-正常運作期間，可免於因—錯誤運作或雜訊等所致 ，而變換至其連接測試模態。結果，在上述未具有時鐘信 號之非同步型半導體記憶體元件中，可確保一至其連接測 試模態之變換。 第27圖係顯示當該等記憶體控制器15和閃式記憶體14 ，執行上述互連狀況測試時，彼等主要信號之時序。誠如 前文所述，在其連接測試模態中，上述之測試致能信號 /TENT ’係饋送至上述之重置端子/RESET，以及上述之 預設致能信號PEN，係饋送至上述之輸出致能端子/〇E。 上述之測試樣式信號TIN *係饋送至上述之位址端子As， 以及上述之移位暫存器信號RSFT，係饋送至上述之寫入 致能端子/WE »上述之測試輪出信號TOUT，係自上述之 資料輸入/輸出端子DQ0做輪出。 上述之記憶體控制器15，在上述之互連狀況測試期間 ’可保持該等/WE和/CE信號，為低邏輯位準。 上述之記憶體控制器15，可與上述PEN信號之上昇緣 同步地’將測試樣式1，饋送至上述閃式記憶體〖4之每一 測試端子TIN (第27(a)圖）。第25圖中之邏輯閂電路40， 可藉著接收高邏輯位準之PEN信號，而輸入上述之測試樣 式卜 上述之記憶體控制器15，可在一預定期間内，使上述 之RSFT信號，變為高邏輯位準，以及可使第23圓中之移 位暫存器38運作（第27(b)圊）。上述之移位暫存器38,於 本紙張又度適用中舀國家標準（CNS)A4規格（210 * 297公釐） ' 1 ~ — — — — — —— — — r ·1111111 * — — — — — — 1· ί锖先閱讀嘴面之注意事項再填寫本頁》 A7 B7 經濟部智慧財表局8工消f合汴社印i+s 五、發明說明（62) 接收到該RSFT信號，將會依序輪出上述最末級邏輯閂電 路40中所閂定之資料，而做為上述串列之測試輸出信號 TOUT2。此時，由於上述之PEN信號（=/〇£信號）.係低 邏輯位準，上述之測試輪出信號YOUT2 ’將會做為上述 之測試輸出信號TOUT 而輸出至其外部（第27(c)圊）。 換言之，上述做並列饋送之測試樣式丨，係輸出而成為串 列輸出樣式。 上述之s己憶體控制器1 5，可接收上述依序輸出之串列 測试輸出信號TOUT，以及可使此等信號與彼等之預期值 做比較。在此一方式下，其將可判斷出在上述閃式記憶體 14之各端子’與上述之各接著面丨7間的連接情形。 第28圖係顯示上述記憶體控制器〗5，饋送至各測試端 子ΤΪΝ之測試樣式（輸入樣式），和其輸出端子之輸 出樣式（彼專之預期值）的一個範例。在此一個範例中， 基於較便於說明計，彼等之位址係7位元，以及彼等之輸 入樣式’係『步行-1』和『全-〇』。 『步行-1』係一依序將高邏輯位準資料（第28圖中之 "ih)僅饋送至一目標輸入測試端子之測試樣式。『全_〇』 係一依序將低邏輯位準資料（第28圖中之”0”）饋送至所 有輸入測試端子之測試樣式。 在此一範例中.有8個測試樣式·饋送至上述之閃式 記憶體！ 4 (第24圖之移位暫存器38 ·可自其PRE端子、輸 入該等並列之測試樣式《以及可與上述饋送至—CLK端子 之_ RSFT2信號同步地 '依序輸出該等樣式..而成為彼等串 t , 裝--------訂----------線 {請先Μ讀嘴面之注意事項再填寫本頁) 66 4 5 1 46 4 A7 _________B7_ 五、發明說明（63 ) 列之輸出樣式（TOUT信號）〇 在上述閃式記憶體14之各端子，與上述印刷接線板J J 之各接著面17間，係連接正常之情況下，該等測試樣式和 輸出樣式’係如第28圖中所示，處於相同之邏輯中&換言 之，該等測試樣式本身，即為彼等之預期值。此外，其測 试之完成’係僅使用到一輸出端子a 而且，偵測各端子之失敗，所需要者係該等測試樣式 『步行-1』、P步行·〇』'『全-1』和1*全_0』。 第29囷係顯示上述之位址端子A0，具有卡於1之失敗 的情況中之一輸出樣式。 在此一情況下，在所有之測試樣式中，上述與第一 RSFT2信號同步輸出之τ〇υτ信號，將會變為一意謂高邏 輯位準之’Ή"位準。所以，一進行上述測試之使用者，可 輕易辨識出上述之連接失敗，係存在於何處。 經濟部智慧財產局員工消費合作钍印製 <铕先閱讀背面之注意事項再填寫本頁> 第30圖係顯示該等位址端子A!和Α2，具有2-net 〇r_ 型短路失敗的情況甲之輸出樣式。在此一情況下在彼等 與第二和第三列中之測試樣式相對應之輸出樣式中，上述 與第一RSFT2信號同步輸出之T〇UT信號，將會變為高邏 輯位準。所以，如同第29圖中所示之情況，其將可輕易辨 識出上述之連接失敗，係存在於何處。 在上述之實施例中，在上述之半導體記憶體元件，上 述女裝有半導體記憶體元件之電路板’和上述可用以測試 一半導體記憶體元件與一電路板間之互連狀況的方法中， 該等並列樣式（輸入樣式），可被上述之移位暫存器38所 本紙張&度適用t國g家標準（CNS)A4規格（2Κ)χ 297公爱） 67 ik-'*f部智慧財產局8x"費合飞1£^ A7 -------B7___ ‘發明說明（μ ) 接收，以及彼等之樣式.係在被轉換成串列樣式後方做輸 出。所以，即使彼等輸出端子DQS之數目很小時，其連接 測試仍可被執行。彼等輸出端子之數目，並非依據彼等輸 入端子之數目而定》以及至少有一輸出端子便稱足夠 此外，藉著僅使用一正常運作中所用之端子，以及不 需要一些專屬測試用之端子’而使該元件變換至其測試模 態，便可完成其連接測試。 彼等之輸出樣式（預期值）’係一些將並列輸入樣式 轉換成串列樣式所產生之樣式。所以，一執行上述連接測 试之使用者等，將可輕易辨認出該失敗係存在何處。 上述包含移位暫存器38之邏輯閂電路4〇 ,係僅在彼等 之輸入端子内形成，此係不同於上述之邊界掃描方法（在 上述之邊界掃描方法令，所有之端子均需要邏輯閂電路） =所以，其連接測試所需電路之尺度’將可較小。換言之 ’其測試電路並不會大幅影嚮到其電路之尺度^ 第3 1圖係顯示本發明第四實施例之半導體記憶體元件 。在第31圖中，彼等與第三實施例相同之電路，係具有相 同之參考碼，以及將省略彼等電路之詳細說明。 在此—實铯例中.上述之閃式記憶體〗4，在一移位暫 存器50，肖彼等位址端子Α〇·Α22相對應之輸入緩衝儲存 器22間1係具有一解碼器52 = 上述之解碼器52，係在其測試模態中受到激勵‘以及 可接收各輸入緩衝儲存器22所饋送之並列測試樣式（位址 信號Α.Ι0..ΑΠ2 九述之解碼器5:可對彼等接收之信號 ---—----- --------------Μ--------^---------線--------------- (*1 1· n —i tf I f iir先閱讀背¾之;1急事項再填寫本頁> 68 45 1 46 4 A7 -- B7 五、發明說明（65 ) ，進行_邏輯運算’以及可輸出彼等做為並列運算結果樣 式OPO-OP7之信號。 (請先閱讀脅面之注意事項再填寫本頁) 上述之移位暫存器50 ’係串聯連接8個邏輯閂電路40 (未示出）而成。上述之移位暫存器50,係與第三實施例 _之移位暫存器38相同’除其邏輯閂電路4〇之數目不同外 。上述之移位暫存器50 ’係在其測試模態中受到激勵，以 及可接收該等運算結果樣式OPO-OP7。上述之移位暫存器 50’可將此等樣式轉換成一些串列輸出樣式，以及可將彼 等轉換之樣式’輸出至上述之輸出緩衝错存器34» 此第四實施例之組態，係與此第三實施例相同，除彼 等之解碼器52和移位暫存器50不同外。在第31圖中，並未 示出彼等之記憶體晶格單元23、列解碼器25、行解碼器27 、和感測放大器29。 第32圖係顯示上述解碼器52之邏輯表的一個範例。 該邏輯表舉例而言’在形成上可採用上述SCITT方法 中所用之邏輯表。在此一邏輯表中，其係嚮應23-位元之 輸入信號（輸入樣式），而輸出8位元之解瑪信號（輸出樣 式）。在此一範例中，彼等之輸入樣式，即上述之r步行· 經濟部智慧財產局員工消费合作社^¾ I』和『全-0』〇 在此一實施例中’上述之解碼器52，可將該等自其外 部所饋送至上述輸入緩衝儲存器22之23-位元並列輸入信 號，轉換成8位元並列運算結果樣式〇p〇_〇p7。此等運算 結果樣式’接著將會饋送至上述之移位暫存器5〇。 上述之移位暫存器50’可如同第三實施例，將彼等接 本紙張尺度適用中囤S家標準（CNS)A4規格（210 X 297公笼） 69 A7 __B7 五、發明說明（66 ) 收之並列運算結果樣式ΟΡΟ·ΟΡ7，轉換成奉列之輪出樣式 ’以及可經由上述之輸出，緩衝健存器34.依序輸出彼等做 為測試輸出樣式TOUT之樣式。一測試樣式，係藉使上诂 之移位暫存器50變換8次，而自上述之輸出緩衝儲存器34 輸出。換言之，與第三實施例相較，其測試時間係大幅降 低。 藉著使上述來自輸出緩衝储存器34之串列測試輸出信 號，與彼等之預期值做比較，上述閃式記憶體丨4之各端子 ，與各該等接著面17間之連接狀態，將可做一判斷。 在此一實施例中，其將可得到如同第三實施例所能得 到之相同效果。此外，在此—實施例中，上述之解碼器52 ，可將其外部所饋送之23-位元並列輸入信號’轉換成8位 元並列運算結果樣式OPO-OP7〇所以，藉著使上述之移位 暫存器50變換8次，一測試樣式便可自上述之輸出緩衝儲 存器34輸出。結果，其測試時間將可大幅降低。 第3 j圖係顯示本發明第五實施例之半導體記憶體元件 。彼等與第三實施例相同之電路，係具有相同之參考碼， 以及將省略彼等電路之詳細說明。 在此一實施例中，上述之閃式記憶體丨4 ,係具有一樣 式產生電路54，和一輸出緩衝鍺存器34a，前者可接收彼 等來自上述移位暫存器38之測試輸出樣式T〇UT2 ’而後 者則可接收一來自上述樣式產生電路54之輸出，上述之輸 出緩衝储存器34a，係一與第24圖中之輸出緩衝储存器34 相同之電路. (請先Μ讀-¾1面之注意事項再填寫本頁) 裝 訂： -線 70 經濟部智慧財產局員工消費合作社印製 45 1 46 4 A7 ——__B7 五、發明說明（67 ) 此第五實施例之組態，係與此第三實施例相同，除彼 等之樣式產生電路54，和輸出緩衝儲存器34a不同外。在 第33圖中，並未示出彼等之記憶體晶格單元23、列解碼器 25、行解碼器27、和感測放大器29。 上述之樣式產生電路54，係包含一反相器。換言之， 上述之樣式產生電路54，可接收上述之測試輸出樣式 T0UT2，以及可將一與上述測試輸出樣式T〇UT2反相之 測試輸出樣式/T0UT2，輸出至上述之輸出緩衝儲存器34a 在一正常運作中，上述之輸出緩衝儲存器34a，可接 收上述來自未示出之感測放大器的資料輸出信號，以及可 將其所接收之資料，輸出至其資料輸入/輸出端子DQ1。 上述之輸出緩衝储存器34a，可在其連接測試中，接收上 述之測試輸出信號/T0UT2，以及可將其所接收之信號， 做為一測試輸出信號T0UT1，而輸出至其資料輸入/輪 出端子DQ1。上述之輸出緩衝儲存器34a，如同上述之輸 出緩衝儲存器34’係受控於上述之輸出致能信號〇eB。上 述之資料輸入/輸出端子DQ1，係相當於第22圓中所示之 第二輸出端子。 上述之資料輸入/輸出端子DQ1，係依據一運作模態 ’而未與其外部連接。換言之，此一實施例中之半導體記 憶趙元件’可依上述資料輸入/輸出端子之字組構造，在 1位元和2位元間做切換。 在此一實施例中，在其測試模態中，無論上述之資料 本紙張尺度適用中國國家標準（CNS)A4規格（21〇x 297公釐） ----- M in —--I —------線 <請先M讀臂面之注意事項再填离本頁) 經-部智慧財產局員二消費合作11』 之 34 tP/' A7 _____B?_____ 五、發明說明（68 ) 輸入/輸出端子DQ1是否被使用，彼等之位址端子a，係 饋入相同之測試樣式TIN。上述之移位暫存器38，如同在 第三實施例中，可接收並列之位址信號AI，以及可輪出 串列之測試輸出信號T0UT2。上述之樣式產生電路54， 可輸出上述與測試輸出信號T0UT2反相之測試輸出信號 /T0UT2。 在上述資料輸入/輸出端子DQ1，係連接至印刷接線 板之情況中’其互連狀況測試之完成，係使用該等測試輸 出信號T0UT2和/T0UT2兩者。在上述資料輸入/輸出端 子DQ1，係未連接至印刷接線板之情況中，其互連狀況測 試之完成’係僅使用上述之測試輪出信號T〇UT2。換言 之，無淪上述之資料輪入/輸出端子^^丨是否被使用其 互連狀況測試之完成，係使用該等相同之測試樣式。 在此一實施例中，其將可得到如同第三實施例之效果 。此外，在此一實施例中，所用係上述之樣式產生電路54 ，其可自上述移位暫存器38所輸出之測試輸出樣式 TOUT2，產生出上述之新測試輸出樣式。所以’ 無論上述之資料輸入/輪出埃子DQ1，是否連接至印刷接 線板·其連接測試之執行，係使用該等相同之測試樣式。 第34圖係顯示本發明第六實施例之半導體記憶趙元件 此—實施例中之半導體記憶體元件.係具有多數 位暫存m 38b n和多數之輸出緩衝儲存器 等移位暫存器38a 38b'等等係經由上述之輪入心 ------------- 1--------^---------線 ί請先閲讀臂面之注惠事項再填寫本頁) 7、 45146/ A7 B7 五、發明說明（69 ) 儲存器22，連接至該等位址端子a。每一移位暫存器，係 串聯連接數量與彼等位址端子之數相同之邏輯閂電路40而 成。該等位址端子A ’係依據彼等移位暫存器而分組。 舉例而言，上述之移位暫存器38a，係具有8個邏輯閂 電路40，以及上述之移位暫存器38b，係具有1〇個邏輯閂 電路40。 在此一實施例中，在其測試模態中，該等測試樣式， 係饋送自上述與該等多數移位暫存器38相對應之位址端子 A。此時’各移位暫存器内之邏輯閂電路的數目，係小於 第三實施例中之邏輯閂電路的數目。結果，其用以輸出彼 等樣式之時間，將可得以減少。所以，其測試所需之時間 ，亦可得以減少。在此一實施例中，其將可得到如同第三 實施例之效果。此外，在此一實施例中，所形成係多數之 移位暫存器38a、38b、…’以及該等位址端子A，係依據 彼等移位暫存器38a、3 8b、…而分組^所以，在其測試模 態中’其用以輸出彼等樣式所需之時間，將可得以減少， 而導致測試時間之減少。誠如前文所述，本發明不僅應用 至彼等具有少數目之輸出端子的半導逋記憶體元件，而且 應用至彼等具有範圍自8位元至16位元等之輸出端子的半 導體記憶體元件，均可得到極為顯著之效果。 在上述第一實施例之半導體記憶體元件令，本發明係 已應用至上述之閃式記憶體13。然而，本發明亦可應用至 其他型式之時鐘信號同步半導體記憶體元件，或時鐘信號 非同步半導體記憶體元件。 本纸張尺度適用中國國家標準（CNS)A4規格"（210x297公* ) <請先閱讀嘴面之注意事項再填寫本I> — — — — — — It — 經濟部智慧財產局員工消費合作杜印批Λ 73 經濟郁智慧財產局3工消費合作让，^紮 A7 _____B7_____ 五、發明說明（7〇 ) 在上述第一實施例之半導體記憶體元件中‘本發明係 已應用至上述可藉著使用其切換端子/BYTE，而能夠在8 位元模態與16位元模態間’切換該等資料輸入/輸出端子 DQO-DQ15的閃式記憶體13。然而，本發明係可應用至彼 等具有某固定位元之資料輸入/輸出端子的半導體記憶體 元件。 在上述第一實施例之半導體記憶體元件中，該等/C£ 和/WE信號之低邏輯位準，係在上述/reset信號之連續 上昇緣或下降緣受到偵測’以及其模態係變換至其測試模 態。然而，該等變為低邏輯位準之/CE和/WE信號，係可 在上述/RESET信號之兩連續上昇緣或下降緣受到偵測， 而變換至其測試模態。在此~情況下，由於該等/C £和/WE 信號之偵測’可藉著僅使用上述/RESEt信號一種類型之 邊緣來做執行’上述偵測單元3 5之電路可較為簡單。 在上述第一實施例之半導體記憶體元件中，該等/CE 和/WE信號之低邏輯位準，係在上述/RESET信號之兩連 續邊緣受到偵測，而變換至其測試模態。然而，該等變為 低邏輯位準之/CE和/WE信號，係可在上述/RESET信號之 三個或以上之緣加以偵測。 在上述第一實施例之半導體記憶體元件中'一至其測 試模態之變換，係藉著偵測該等/CE*/WE信號已變為低 邈輯位準而完成然而.在—包含一些晶片選擇信號/cs -CS卜和/CS2、一讀取致能信號/RD、等等之半導體記 浼體元件中可f貞測此等信號之活動位準' 而變換至其測 η'* 心心規 4 ~一一—-—^^—- -------------裝------丨—訂---------線 <請先閱讀嘴面之注意事項再填寫本頁) A7 B7 451464 五、發明說明（71 ) 試模態。 在上述第一實施例之半導體記憶體元件中，上述閃式 έ己憶體13之各端子，係軟焊在上述印刷接線板丨丨之接著面 17上面，以及其可就彼等軟烊部分，而完成互連狀況測試 。然而，本發明並非僅限於此一範例，以及上述閃式記憶 體13之端子，係可藉熱壓黏合等，黏合在該印刷接線板11 上面，以及其可就彼等熱壓黏合部分，而完成互連狀況測 試。 在上述第二實施例之半導體記憶體元件中，上述之活 動抑制電路76 ’係包含上述閃式記憶體之記憶體晶格76a ，以及上述之起始電路45 ,係藉上述寫入記憶體晶格76a 内值’來加以控制。然而’本發明並非僅限於此一範例， 以及其可形成一活動抑制電路，使其接線因製造過程中交 換導電層而變為不同，以致上述之起始電路45，係受到此 一活動抑制電路之控制。 在上述第四實施例之丰導體記憶體元件中，上述之解 碼器52，係使用上述SCITT方法之邏輯表而成。然而，上 述解碼器52之邏輯表，並非僅限於此表，以及其中任何輸 出樣式之位元寬’係小於彼等輸入樣式之位元寬的表，均 可加以使用。 在上述第五實施例之半導體記憶體元件中，本發明係 已應用至上述具有可能未與其外部連接之資料輸入/輸出 端子DQ1的閃式記憶體。然而，本發明係可應用至一具有 可能未與其外部連接之備妥/忙碌端子RY/BY的閃式記憶 本纸張尺度適用中國舀家標準（CNS)A4規格（210x 297公* ) ---------I i. r - I I I I I I I . I — — — — — — — t請先閱讀贵面之注意事項再填寫本頁) 經濟部智慧財產局3工消費合作社印製 75 A7 B7 五、發明說明（72 ) 體。此外，本發明亦可應用至—能夠在s位元與]6位元間 做字組構造切換之半導體記憶體元件。 在上述第三實施例安裝有半導體記憶體元件之電路板 中上述之§己憶體控制器！ 5，係形成於上述之印刷接線板 上面以及上述之記憶體控制器15 ,可控制上述之閃式 記憶體14’而完成其連接測試。然而，誠如㈣圖中所示 ，一具有各與接著面17相連接之端子6〇a的端子單元60、 可形成在上述安裝有閃式記憶體丨4之印刷接線扳5 8上面， 以致上述之閃式記憶趙14 ’可經由上述之端子單元，而 自上述印刷接線板58之外部，來加以控制，以完成其之連 接測試。 雖然本發明業已做了詳細說明，該等實施例和彼等之 G飾體僅係本發明之一些範例爾，以及本發明並非僅限 於此等實施例。本技藝之專業人員顯然可以理解’在本發 明之精神與範圍下，將可完成其之各種修飾。

νίίΐ a；NS)A； ^ ：J — — — — — — — — — — — · I I I I I I I ^^ 1 — 11111 ^^ (請先聞讀"面之注意事項再填耳本頁) 76 經濟部智慧时產局員工消費合作社印製 45 1 46 4 A7 _B7_ 五、發明說明（73 ) 元件標號對照 la，lb…電子組件 2，11，58,77*"印刷接線板 3,19,81…接線樣式 4…BS晶格 5…指令暫存器 6…旁通暫存器 7…TAP控制器 8…晶芯早元 10,37a…轉換電路 11…電路板 12,37b…運算電路 13…半導體記憶體元件 13a, 13b…半導體記憶體元件 14…樣式產生電路 15…記憶體控制器 16…連接部分 17…接著面 18.36…控制電路 21…輸入緩衝儲存單元 22…輸入緩衝儲存器 23…記憶體晶格單元 25…列解碼器 衣紙張尺度適用中囤國家標準（CNS)A4規格（210 X 297公t )

It — — — — — — — — 遍 ·1111111 — — — — — — — — — (請先閱讀臂面之注意事項再填寫本頁) &濟部智慧財產局員工消費合作社£,'5 A7 B7_ 五、發明說明（74 ) 27…内部電路 29···感測放大器單元 3卜··輸出轉換單元 33…輸出緩衝鍺存單元 34.34a…輸出緩衝儲存器 35,43…偵測單元 37…SCITT解碼器 38.38a,38b，50…移位暫存器 39…輸入電路 40,46…邏輯閂電路 4卜__輸出電路 42…預設電路 42a.42b，63b."CMOS傳輸邏輯閘 42c,43c,45c,53d.53 e,5 5d,55e.57 a.63a,65,69a,69b,69c,7 lb, 75a···反相器 43a…3-輸入NAND邏輯閘 43b…2-輸入NOR邏輯閘 44.48···切換電路 45…起始電路

45a.45b145e.4Df.45g,5 3b.53c.55b.5 5c---nMOS

45h.53a.55a---pMOS 45d."AND 電路 45j,57c …反相器列 46···測試模態發生電路 ----I ------ I I I ' f ip----I ---------i I (請先閱讀背面之;1意事項再填罵本頁) 78 45 1 46 4 A7 經濟部智慧財產局員工消費合作社印製. _B7五、發明說明（75 ) 47…第一邏輯閂 47a，49a，51a，59a，61a…輸入 47b，49b,51b,59b，61b···輪出 49…第二邏輯閂 5卜.·第三邏輯閂 52…重置脈波產生器 53…活動性儲存電路 54…樣式產生電路 55…非活動性儲存電路 55f，57b…NOR邏輯閘 57…組合電路 59…進入邏輯閂 60…端子單元 60a…端子 61…退出邏輯閂 63.75…反相電路 63c…CMOS傳輸邏輯閘 69,71,73···輸出轉換電路 69a,69b，69c,71b,75a*··反相器 75 b…MOS開關 75c…CMOS反相器 76…活動抑制電路 76a…記憶體晶格 76c…電阻器 ------I I I ϊ 1 裝------訂 --------線 (請先閱讀背面之注意事項再填寫本頁} 本紙張又度適用中圉國家標準（CNS>A4規格（210 X 297公釐） A7 B7_ 五、發明說明（76 ) 77…電路板 79…端子單元 79a…端子 /BYTE…切換端子 /RESET…重置端子 /CE···晶片致能端子 /WE…寫入致能端子 /0E*··輸出致能端子 AO-A2 1…位址端子 DQ0-DQ14…資料輸入/輸出端子 DQ15/A-1…通用端子 HY/BY···備妥/忙碌端子 SCITT-SET…測試模態設定信號 --------------裝 -------訂------ ---線 (請先W讀背面之注意事項再填寫本頁) &濟部."慧时產局員工消費合阼.71^粍

Claims (1)

1. 六 經濟部智慧財產局員工消費合作社印製 45 146 申請專利範圍 1種半導體記憶體元件，其係包含一偵測單元和一測 試單元，前者可在電力啟通時，用以多次決定其預定 端子之狀態’而後者可在上述偵測單元所偵測之所有 結果’顯示彼等之預期值時，受到激勵。 2. 如申請專利範圍第1項所申請之半導體記憶體元件， 其尚包含一可用以接收一重置信號，而使_内部電路 停止運作之重置端子，其中， 其偵測單元可在該重置信號改變之時刻，镇測每 一該等預定端子之狀態。 3. 如申請專利範面第2項所申請之半導體記憶體元件， 其中之偵測單元，可在該重置信號分別激勵或解激兩 次或以上時’偵測每一該等預定端子之信號位準。 4. 如申請專利範圍第2項所申請之半導體記憶體元件， 其尚包含一可用以將一饋送至該等預定端子之信號， 傳輸至上述偵測電路之輸入電路，其中之輸入電路， 可無視於上述重置信號之信號位準，而保持在活動狀 態。 5·如申請專利範圍第2項所申請之半導體記憶體元件， 其中之偵測單元，可在上述重置信號之兩連續邊緣處 ，偵測每一該等預定端子之信號位準。 6.如申請專利範圍第5項所申請之半導體記憶體元件， 其中之預定端子，係包含一激勵端子和一控制端子， 前者可用以接收一激勵信號，以便激勵上述之内部電 路，而後者可用以接收一寫入控制信號或一讀取控制 本紙張尺度適用中國國家標準（CNS>A4規格<210 X 297公;Ϊ ) ! I I I I I 1· Γ I I- IH- J - I I 1 I I I I- — I -' (請先閲讀背面之注意事項再填寫本頁) 81 ASB8C8D8 經^部智慧財產局員工消費合作社印製 六、申請專利範圍 信號’以利存取彼等具現之記憶體元件，以及上述之 镇測輩元’可偵測該等激勵端子和控制端子之激勵狀 態。 /.如申請專利範圍第5項所申請之半導體記憶體元件. 其中，當上述之重置信號解激時，其業已受到激勵之 測試單元’將會被解激。 8. 如申請專利範圍第1項所申請之半導體記憶體元件， 其尚包含一激勵儲存電路，其可用以儲存上述之電力 啟通後’該測試單元受到激勵之資訊，以及可在此储 存資訊保存其中時，抑制上述測試單元之激勵動作。 9. 如申請專利範圍第丨項所申請之半導體記憶體元件， 其尚包含一解激儲存電路，其可用以储存上述之電力 啟通後，上述業已受到激勵之測試單元被激勵之資訊 ，以及可在此儲存資訊保存其中時，抑制上述測試單 元之激勵動作。 10. 如申请專利範圍第1項所申請之半導體記憶體元件， 其尚包含一激勵抑制電路，其可用以在上述之元件業 已設定至一預定狀態時，抑制上述測試單元之激勵動 作。 11. 如申請專利範圍第1項所申請之半導體記憶體元件， 其中， 上述包含在該等多數端子之端子.在其保持為活 動狀態之際·係被用做一輸八測試端子，以及 其測試罝元係包含.運算電路：其可對彼等經由 本紙悟尺¥通用中國國家標進（CNS;Ai規格（21ϋ χ29Γ公爱） I I I ! ----- t t t I I * I I I I I 1 I « — — ιϊι — lt <請先閱讀背面之注意^項再填寫本頁) 82 A8B8C8D8 45 1 46 4 六、申請專利範圍 上述輸入測試端子饋入之輸入樣式進行邏輯運算，以 及可將彼寻之運异結果’自上述輸出測試端子，輸出 成為彼等之輸出樣式。 12. 如申請專利範圍第11項所申請之半導體記憶體元件， 其中尚包含：一輸入/輪出端子，其可用以來回於彼 等具現之記憶體元件’讀取及寫入資料；一擴充輸入 /輸出端子’其可在擴充上述資料之字組構造之時刻 ’與上述之輸入/輸出端子一起使用；和一可用以使 該字組構造做切換之切換端子，其中， 該等輸入/輸出端子和擴充輪入/輸出端子，在 上述測試單元保持活動時，係用做彼等之輸出測試端 子，以及 上述之測試單元，可製作彼等各具有不同於上述 輸入/輸出端子所輸出之輸出樣式之擴充或未擴充之 字組構造的情況。 13. 如申請專利範圍第12項所申請之半導體記憶體元件， 其中之測試單元，可在擴充上述字組構造之時刻使 一部份或所有自上述擴充輸入/輸出端子所輸出之輸 出樣式的邏輯憊4相。 14. 如申請專利範圍第13項所申請之半導體記億體元件， 其中之測試單元，可藉上述切換端子之控制，而使上 述輸入/輸出端子所輸出之輸出樣式的邏輯值反相。 15. —種半導體記憶體元件，其包含： 一正常運作中所用之一些輸入端子和—輸出端子 h紙張尺度適財围國家標準（CNSM4規格⑽χ挪公楚〉 ^ ^ ϋ ^ n n l· ft I- n ί ^ 1 如6J-· n n —l· n n n I I (請先M11背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 :和 AS B8 C8 D8 一轉換電路’其可在測試各端子與1路板間之 互連狀況的時刻，用以將彼等輸入端子所接收 輸入樣式’轉換成一些依序自上述輸出端子輸：之』 列輸出樣式。 16·如申請專利範圍第15項所中請之半導體記憶體元件 其中尚包含多數之輸出端子，和多數與該等輸出端 相對應之轉換電路。 Π.如申請專利範圍第15項所中請之半導心㈣元件 其中之轉換電路，係由一包含多數串聯連接之邏輯 電路的移位暫存器，來加以配置。 18. —種半導體記憶體元件，其包含： -正常運作中所用之—些輸人端子和—輸出端子 串 子 閂 部 智 慧 財 產 局 消 費 合 社 £'P -運算電路，其可在測試各难+與一電路板間 互連狀況的時刻，用以對該等輸入端子所接收之並 輸入樣式，進行一邏輯運算；和 一轉換電路，其可用以接收彼等來自上述運算 樣式1及可將此等樣式轉換成 些依序自上述輸出端子輸出之串列輸出樣式； 】9.如申叫專利範圍第I 5項所申請之半導體記憶體元件 其中尚包含： 一第二輸出端子.其在多數正常運作中，係用 …預定運作棋態中.和 之 電 於 K--------^---------^ (请先閱讀背面之注意事項再填寫本頁) 84 入 其 451464 六、申請專利範圍 Μ生電路’其可用以接收上述轉換電路輸 s出樣式’可產生_些與已接收之輸出樣式不同 輸出樣式’以及可依序自上述之第二輸出端子 ，輸出該等第二輸出樣式。 20.-種安裝有半導體記憶雖元件之電路板，其中之半導 體記憶體元件係包含： (1) 一偵測電路，其可在電力啟通時，多次偵測 一預定端子之狀態； (2) —測試單元’其可在上述偵測單元之所有偵 測結果，顯示彼等之預期值時，方受到激勵； (3) —在上述測試單元為活動之際，用做一輸 測試端子或一輸出測試端子之端子：和 (4) 一在上述測試單元内所形成之運算電路，# 可用以對該等經由上述輸入測試端子饋入之輸入樣式 ’進行一邏輯運丨’以及可將一運算结$，自上述之 輸出測試端子，輸出做為一輸出樣式；以及其中之電 路板係包含： 一些各可連接上述半導體記憶體元件之各端子的 连接部分；和 一控制電路’其可經由上述之連接部分，將一信 號饋送至上述之預定端子，而激勵上述之測試單元， 可經由上述之連接部分，將該等輸入樣式’輸入至上 述之輸入測試端子，以及可藉著接收上述輸出測試端 子所輪出之輸出樣式，而判斷出在上述半導體記憶體 ί --裝 i· — ]11--------•-線 (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

   A8 δδcs D8 ii-'xF部智慧財產局員工消費合作社印絮 六、申請專利範圍 儿件之各端子，與各連接部分間之互連狀況。 21. —種安裝有半導體記憶體元侔之電路板，其中之半導 體記憶體元件係包含： (1) 一偵測電路，其可在電力啟通時，多次偵測 一預定端子之狀態； (2) —測試單元，其可在上述偵測單元之所有 測結果，顯示彼等之預期值時，方受到激勵： ¢3)—在上述測試單元為活動之際’用做一輸 測試端子或一輸出測試端子之端子：和 (4)一在上述測試單元内所形成之運算電路，κ 可用以對該等經由上述輸入測試端子饋X之輸入樣式 ，進行一邏輯運具，以及可將彼等之運算結果自 述之輸出測試端子，輸出做為_輸出樣式；以及其 之電路板係包含： _些各可連接上述半導想記憶®元件之各端子 連接部分；和 -些端子罩元’彼等係分別經由上述之連接部 ，連接至該等輸人測試端子或輸出測試端子。 22, —種安裝有半導體記憶體元件之電路板’其中之 體記憶體元件係包含： 偵 入 其 上 中 的 分 丰導 ⑴一正常運作中所用之—些輸入端子和一 端子：和 (2一轉換電路 '其可在測試各端子與上述 板間之互連狀況的時刻用以將玆等多數輪入端 輸出 電硌 子）^ I J- ! I I I I < -------— ^ ------ --- <請先閱讀背面之注意事項再填寫本頁) 張·r度適用 申S租家樣隼iCNS+>A4规格,^r~~ 86 A8B8C8D8 45 1 46 4 六、申請專利範圍 接收之並列輸入樣式，轉換成一些依序自上述輸出端 子輸出之串列輸出樣式，以及其中之電路板係包含： 一些端子單元，彼等各可連接上述半導體記憶體 元件之各端子；和 一控制電路，其可經由上述之連接部分，將該等 並列輸入樣式，輸入至上述之輸入端子，以及可藉著 接收上述輸出測試端子所輸出之串列輸出樣式，而判 斷出在上述之各端子，與上述半導體記憶體元件之各 連接部分間的互連狀況》 23. —種安裝有半導艘記憶體元件之電路板，其中之半導 體記憶體元件係包含： (1) 一正常運作中所用之一些輸入端子和一輸出 端子；和 (2) —轉換電路，其可在測試各端子與上述電路 板間之互連狀況的時刻，用以將該等多數輸入端子所 接收之並列輸入樣式，轉換成一些依序自上述輸出端 子輸出之串列輸出樣式；以及其中之電路板係包含： 一些各可連接上述半導體記憶體元件之諸輸入端 子或其輸出端_子_说速1部分；—和 一些端子單元’彼等各可經由各連接部分，連接 至上述之各端子。 24. —種可用以測試一半導體記憶體元件與—電路板間之 互連狀況的方法，其中之半導體記憶體元件係包含： (1) 一偵測電路’其可在電力啟通時，多次偵測 本紙張尺度適用中囪國家標準（CNS)A4規格（210 x 297公爱） I— It ! · n n n rI - - I 1 It . I - n I ϋ n ϋ *-*-rw, , I -1--- - -- - I - I (請先Mit背面之注意事項再填寫本頁> 經濟部智慧財產局員工消費合作社印5衣 87 /、、申請專利範圍 A8B8C8DS ;:2荇部智-慧財產局員工湞費合作杜.S枭 一預定端子之狀態； (2) —測試箪元，其可在上述偵測星元之所有存 測結果，顯示彼等之預期值時，方受到激勵： (3) —在上述測試單元為活動之際，用做一榦八 測試端子或一輪出測試端子之端子：和 (4) 一在上述測試單元内所形成之運算電路，其 可用以對該等經由上述輸入測試端子饋入之輸入樣弋 ，進行一邏輯運算，以及可將彼等之運算結果，自上 述之輸出測試端子，輸出做為一些輸出樣式；以及其 中之測試方法所包含之步驟有： 藉著將一預定信號，多次饋送至上述之預定端子 ，來激勵上述半導體記憶體元件之測試單元： 將戎等輸入樣式，饋送至上述之輪入測試端子· 以及 藉著接收上述輸出測試端子所輸出之輸出樣式， 來判斷上述半導體記憶體元件之各端子，與—安裝有 該元件之電路板間的互連狀況。 一種可用以測試一半導體記憶體元件與一電路板間之 互連狀況的方法'其中之半導體記憶體元件係包含： U )—正常運作中所用之一些輸入端子和—輸出 端子；和 —轉換電路‘其可在測試各端子與上述電路 板間之互連狀況的時刻用以將該等多數輸入端 接收心並％輪八樣式，轉換成-些依序自上述輸 子所 出瑞 (請先閱璜背面之注意事項再填駕本I) 裝--------訂---------線----------------- 灿08008 451464 申請專利範圍 子輸出之串列輸出樣式；以及其中之測試方法所包含 之步驟有： 藉著將該·等輸入樣式，並列饋送至上述半導體記 憶體元件之輸入端子；以及 藉著接收上述輸出測試端子所輪出之輸出樣式， 來判斷上述半導體記憶想元件之各端子，與上述安於 有該元件之電路板間的互連狀況。 --------’！i--裝------訂-----線 (讀先閲讀背面之注意事項再填窩本1> 經濟部智慧財產局員Η消费合作社印製 準 標 家 國 國 中 用 適 度 尺 張 紙 本 爱 公 97 2 X 10 2 /V 格 規 4 )A s)