KR20040074105A - 다중 모드형 동기식 메모리 소자 및 그 동작 및 검사 방법 - Google Patents

다중 모드형 동기식 메모리 소자 및 그 동작 및 검사 방법 Download PDF

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KR20040074105A
KR20040074105A KR10-2004-7010154A KR20047010154A KR20040074105A KR 20040074105 A KR20040074105 A KR 20040074105A KR 20047010154 A KR20047010154 A KR 20047010154A KR 20040074105 A KR20040074105 A KR 20040074105A
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Abstract

동기식 반도체 메모리 소자는 정상 모드와 선택 모드에서 동작할 수 있다. 상기 반도체 소자는 복수개의 동기 포획된 입력신호를 입력하기 위한 커맨드 버스와, 복수개의 비동기 입력신호를 입력하기 위한 복수개의 비동기 입력단자를 갖는다. 상기 소자는 외부 클럭신호를 입력하기 위한 클럭 입력단자를 더 갖고, 상기 소자는 임의의 최소 주파수와 같은 주파수를 갖는 외부 클럭신호를 사용하여 정상 모드에서 동작하도록 제조업체에 의해 지정된다. 내부의 딜레이 록 루프(DLL) 클럭회로는 클럭 입력단자에 결합되고, 상기 외부 클럭신호에 반응적인 정상 동작 모드에서 반응하여 하나 이상의 내부 클럭신호를 생성하고, 상기 소자 내의 제어회로는 상기 소자가 임의의 최소 주파수보다 낮은 주파수를 갖는 외부 클럭신호를 사용하여 상기 선택 모드에서 동작하도록, 상기 소자의 비동기 입력단자에 인가되는 임의의 시퀀스의 비동기 신호에 반응하여 상기 소자를 상기 내부 클럭회로가 디스에이블되는 선택 동작 모드로 지정한다. 상기 선택 동작 모드는 상기 정상 동작 모드에 지정된 최소 주파수보다 낮은 속도로 상기 소자를 검사하는 것을 용이하게 한다.

Description

다중 모드형 동기식 메모리 소자 및 그 동작 및 검사 방법{MULTI-MODE SYNCHRONOUS MEMORY DEVICE AND METHOD OF OPERATING AND TESTING SAME}
마이크로프로세서, 메모리 소자, 디지털 시그널 프로세서 등을 포함하는 반도체 소자의 분야는 매우 역동적이고, 급속하게 발전하고 있다. 다양한 카테고리와 서브카테고리의 반도체 소자는 공지되어 있고, 상업적으로 이용가능하다. 컴퓨터 및 컴퓨터 기반 소자의 항상 증가하는 인기와 편재(ubiquity)가 소비자 및 산업계에서 너무나 대단하여서 여러 가지 상이한 형태의 반도체 소자에 대한 요구는 예측할 수 있는 미래 동안에 계속 커질 것이다.
일반적인 주장에 따라, 반도체 소자는 두 개의 넓은 카테고리 즉, 동기식과 비동기식 중 하나로 분류할 수 있다. 동기식 반도체 소자는 그 동작을 (통상적으로,) 외부 인가된 클럭신호에 의해 조정하거나, 클럭신호와 동기화시키는 반도체소자인 반면에 비동기식 소자에는 클럭신호가 필요하지 않다.
오늘날 사용되는 반도체 메모리 소자의 더욱 통상적인 카테고리들 중의 하나가 다이내믹 랜덤 억세스 메모리(dynamic random access memory) 또는 디램(DRAM)이다. 어떠한 디램의 바람직한 특징들 중에는 반도체 다이(die) 면적의 단위 면적당 높은 저장 능력, 신속한 접속(access) 속도, 낮은 전력 소비 및 낮은 원가가 있다.
DRAM의 바람직한 특성들을 최적화하는데 사용되어왔던 하나의 접근방법은 상기 특성이 동기적으로 이용가능하도록 그러한 소자를 설계하여왔다. 동기식 DRAM에는 일반적으로, 임의의 외부 인가된 클럭신호뿐만 아니라 그 타이밍이 상기 클럭신호와 임의의 미리 정해진 관계를 유지하여야만 하는 다른 외부 인가된 클럭신호가 필요하다. 마찬가지로, 디지털 데이터를 외부 인가된 클럭신호에 대해 동기적인 관계로 동기식 메모리 소자로부터 리드(read)하거나 동기식 메모리 소자에 라이트(write)한다. 동기식 DRAM 기술은 다년간 발전 중에 있고, 동기식 DRAM(주로, "SDRAM"이라고 칭함)은 개인용 컴퓨터 산업을 포함하는, 광범위한 상업적 응용과 산업적 응용에 사용되고 있다.
당업자는 SDRAM의 동작 능력이 증가함에 따라, (단위 면적당 고밀도 메모리 저장을 가능하게 하는 반도체 공정기술의 동시 개선에도 불구하고) 반도체 기판의 다이 사이즈도 또한 일반적으로 커지는 것을 인식하게 될 것이다. 상기 기판 사이즈가 증가함에 따라, 상기 기판의 전체에 걸쳐 지연하는 전기적 신호의 전체적인 동기화에 영향을 주는 다른 요소들도 또한 역할을 한다는 것을 인식한다. 커패시티브 커플링(capacitive coupling), 임피턴스(impedance) 부하, 공정 변화 등과 같은 문제점은, 기판을 따라서 그리고 기판 내에서 진행되는 각각의 신호들의 타이밍 상호관계가 여전히 동기화됨을 보장하는 것을 힘들게 만든다. 반도체 소자의 처리 속도가 빨라짐에 따라 이러한 동기화 문제(종종 "스큐(skew)라고 일반적으로 칭함)는 더욱 더 중대해질 수 있다. 피코세컨드(picosecond) 대의 타이밍 차이는, 소자가 신뢰성할 수 있으면서도 정확하게 동작할 것인 지 여부에 대한 결정인자가 될 수 있다.
일반적인 실행(implementation)에서, 외부 클럭신호(CLK)는, 50%의 듀티(duty) 사이클(상기 신호가 각각의 완전한 클럭 사이클 동안에 논리적인 "저" 레벨에 있는 동일한 기간에 논리적인 "고" 레벨에 있음을 의미함)을 구비한, 논리적인 고전압 레벨(약 3.3V)과 논리적인 저전압 레벨(일반적으로 0V) 사이에서 상당히 일정한 주기로 발진하는 도 3a에 도시된 바와 같은 간단하고도 주기적인 "구형(square)"파를 포함한다. 현행의 기존 반도체 소자에서는, 클럭신호가 수백 메가헬즈(megaheltz) 대의 주파수를 가져도 좋다.
SDRAM과 같은 동기식 반도체 소자에는 일반적으로, 상기 소자의 여러개(또는 짝수개) 분리되었지만 상호관련된 기능적인 부회로(subcircuit)에 제공할 클럭신호와 같은 외부 입력신호가 필요할 것이다. 통상적인 반도체 소자 레이아웃(layout)에 있어서, 전체 소자의 분리된 부회로의 각각을 기판 전체에 걸쳐 물리적으로 상이하고 아마도 분산된 지점에 배치하는 것이 일반적이다. 이는 도전성 길이를 의미하고, 그러므로, 기판 전체에 걸쳐 전기적인 신호를 전송하는 여러개의 도전성 선로의 커패시티브 커플링과 복잡한 임피던스 부하와 같은 특성은 신호별로 상이할 것이다. 그러므로, 예를 들어, 클럭신호 입력핀에서 임의의 기능적인 부회로까지의 클럭신호 전달지연은 또다른 기능적인 부회로까지의 전달지연과 차이가 생길 수 있다. 이러한 차이는 100MHz대 또는 100MHz(그리고 아마도 그 미만)에서 아주 높은 클럭 속도로 동작하는 소자에서 중대할 수 있다.
이러한 점을 처리하기 위해, "딜레이-록 루프(delay-locked loop)" 또는 "DLL"이라고 하는 접근방법을 채용할 수 있다. 도 1은 DLL 실행의 간단한 예시를 도시하고 있다. 도 1에서, 외부 인가된 클럭신호(CLK)를 임의의 메모리 소자(10)의 입력단자(12)에 인가한다. 도 1에 도시된 바와 같이, 상기 외부 인가된 클럭신호(CLK)를 DLL부(20)에 인가한다. 상기 DLL부(20)는, 이후에 라인(22),(24),(26)을 통하여 메모리 소자(10)의 여러개 부회로에 제공하는, 복수개의 분리된 내부 클럭신호를 파생시키도록 동작한다.(단지 3개의 내부 클럭신호를 도 1에 도시하였을지라도, 당업자는 3개보다 많은 클럭신호를 어떠한 임의의 실행에 필요할 수 있음을 인식할 것이다.) DLL부(20)(도 1에서, 편의상, 집중된 영역에 나타내었음에도 불구하고, 기판의 영역 전체에 걸쳐 분산된 회로를 나타낼 수 있음)의 기능은 소자(10)의 전체적인 동기 동작을 구현할 수 있도록, 라인(22),(24),(26)을 통하여 소자(10)의 여러개 분산된 부회로에 제공하는 클럭신호들의 관련 타이밍을 조정하는 것이다.
도 1의 DLL부(20)와 같은 DLL부가, 도 1에 예시적인 실선(28)으로 표시된 바와 같이, 몇몇 형태의 루프백(loop-back) 동작을 사용함으로써 DLL부(20)에는라인(22)을 거쳐 커맨드부(CMD)(14)에 공급되는 클럭신호의 타이밍과, 입력되는 외부 클럭신호(CLK)의 타이밍을 비교하기 위한 피드백(feedback)이 제공된다.
도 1의 간략화된 예시에서는, 커맨드 입력버퍼(CMD input buffer)(14)와 데이터 입력버퍼(Data input buffer)(16)는 각각 클럭신호에 기초로 하여 수신하고 동작하기 때문에, 커맨드(CMD) 입력단자(15)와 데이터(DATA) 입력단자(17)는 동기식 입력단자라고 한다. 그 자체로, 상기 입력단자(15),(17)에 인가된 이진(binary) 데이터는 대응하는 내부 클럭신호들의 상승 에지 또는 하강 에지 때에 각각의 버퍼(14),(16)(종종, "신호 포획(signal capture)"라고 하는 프로세스)에 저장되어야만 할 것이다.
도 1의 DLL부(20)와 같은 일반적인 DLL부의 기능의 결과에 따라, 라인(22)의 전달 및 부하 특성은 말하자면, 라인(24),(26)의 전달 및 부하 특성과 상당히 차이가 난다면, DLL 회로는, 정확한 소자 동작을 유지할 수 있음을 보장하기 위해 이러한 차이를 밝혀낼 수 있을 것이다. DLL 회로(20)에 대해 내부적으로, 분리된 지연과 스큐(프로그램 가능하거나 자동적으로 조정됨)는, 소자(10)의 다른 기능적인 부분이 나머지 부분과 거의 동기화되는 클럭신호를 수신하는 것을 보장하도록, 외부 인가된 클럭신호에 도입하여도 좋다. DLL에 의해 도입된 지연과 스큐는 피코세컨드대로 미소하나, 그럼에도 불구하고, 반도체 소자의 정확한 동작에 대해서 중대할 수 있다.
DLL의 기능은 일반적으로, 내부 클럭신호 발생의 프로세스이라고 생각할 수 있고, 당업자는 적어도 일반적으로, 반도체 소자에서 DLL의 개념에 의심할 여지없이 정통할 것이다. 동기식 메모리 소자에 DLL을 실행한 여러개의 예시는 "Synchronous Clock Generator Including Delay-Locked Loop"라는 제목이 붙여진, Harrison 등의 미국 특허번호 5920518, "Synchronous Clock Generator Including a Delay-Locked Loop Signal-Loss Detector"라는 제목이 붙여진, Harrison의 미국 특허번호 6201424B1 및 "Method and Apparatus for Multiple Latency Synchronous Dynamic Random Access Memory"라는 제목이 붙여진, McLaury의 미국 특허번호 6130856에 제안되어 있다. 상기한 미국 특허번호 5920518, 미국 특허번호 6201424B1 및 미국 특허번호 6130856 각각은 본 발명의 양수인에게 공통적으로 양도되고, 각각은 이로써 본 발명에 참조로 완전히 그대로 포함되어 있다.
당업자는 DLL이 클럭되는 반도체 소자의 의도한 동작 속도에 대해 특정한 방식으로 자주 실행된다는 것을 인식할 것이다. 예를 들면, SDRAM( 및 그 DLL)은 말하자면, 100MHz의 클럭속도로 동작하여야만 하는 규격(specification)으로 설계하여도 좋다. 이러한 경우, 그 지정된 속도와 실질적으로 상이한(느리거나 빠른) 속도에서의 소자 동작은, 내부 생성된 클럭신호들과 외부 인가된 클럭신호간의 동기화를 유지하는 내부 DLL부의 성능이 손상될지도 모르는 상황을 가져올 수 있다.
상기 내부 생성된 클럭신호들과 외부 인가된 클럭신호간의 동기화를 유지함에 대한 무능력은 일반적으로, 반도체 소자의 정상 동작 동안에 문제가 되지 않는다. 하지만, 상기 무능력이 문제가 될 수 있는 하나의 이유는 반도체 소자의 검사(testing)에 관련되어 있기 때문이다. 몇몇 경우에서, 검사중인 소자의 궁극적으로 의도한 동작속도와 실질적으로 상이한 동작속도(즉, 클럭속도)로, 부분 또는완전 제조된 소자를 검사하는 것은 필요하거나 바람직할 수 있다.
SDRAM을 포함하는 DRAM은, 인쇄회로기판 상에 실장된 복수개의 개별 메모리 소자를 포함하는 소위 "메모리 모듈"에 자주 내장될 수 있다. (하나 이상의 개별적인 집적회로 부품을 포함하는) DRAM을 패키징(packing)하고 인쇄회로기판 상에 실장한 후에는, DLL 회로에 관련된 것과 같은 내부 회로 노드(node)에 대한 비접근성(inaccessibility) 때문에 개별적인 메모리 회로를 검사하는 것이 문제가 된다. 이것이 문제가 되는 하나의 이유는, 메모리와 같은 반도체 소자를 검사하는데 사용되는 전용 검사장치와 설치물(fixture)이, 검사중인 소자가 동작하도록 지정한 속도에서 자주 동작할 수가 없기 때문이다. 따라서, 검사중인 소자를 "정상" 동작에 있을 때보다 늦은 속도로 동작시키는 것이 바람직하고 그리고/또는 필요할 수 있다. 하지만, 상기한 바와 같이, 이는 임의의 범위의 "정상" 동작하는 주파수 내에서를 제외하고 정확하게 기능하는, 임의의 내부 회로, 특히 DLL의 능력에서 문제점을 나타낼 수 있다.
이러한 잠재적인 문제점에 대한 하나의 해결책은, 미리 정해진 패턴의 비트를 전송하여 상기 소자가 검사 모드와 같은 선택(alternative) 모드에서 동작을 시작하도록 하는 "모드 레지스터"를 제공하는 것이었다. 이러한 접근방법에서, 상기 모드 레지스터에 결합된 디코더 회로는, 임의의 미리 정해진 패턴의 비트를 검출하고 적절한 제어신호를 발생하도록 되어 있고, 적절한 내부 조정은 상기 소자가 상기 미리 정해진 패턴의 비트에 대응하는 모드를 동작하도록 인에이블(enable)시킨다.
검사 모드에서의 동작은, 포함하지 않으면, 상기 소자의 "정상" 동작 속도와 실질적으로 상이한 클럭속도에서 상기 소자의 정확한 동작을 방해하는, DLL 회로와 같은 임의의 내부 부회로를 일시적으로 디스에이블(disable)시키는 단계를 포함한다. 일단, 해당 회로가 디스에이블되면, 검사 모드(예를 들어, 실질적으로 더욱 늦은 동작속도를 포함하는 모드)의 동작은 이러한 역효과에 관한 염려 없이 시작할 수 있다.
상기한 검사 모드 레지스터 접근방법에 대한 하나의 잠재적인 단점은, 검사 모드 회로가 속도에 민감하고도 중대한 회로 경로를 영향을 준다는 것이다. 즉, 동작속도의 실직적인 변화에 민감하다고 알려진 회로의 디스에이블은 내부 신호간의 다른 타이밍 관계에 영향을 줄 수 있었다. 상기한 접근방법의 또다른 잠재적인 문제점은, 모드 레지스터를 제공하는 것 자체가, 귀중한 반도체 "부동산"(즉, 기판 면적)을 낭비하고 회로 복잡성을 가중시키므로 바람직하지 않다는 것이다. 모드 레지스터와 같은 접근방법을 채용하는 곳에서조차도, 불충분한 수의 모드를 실행하기를 원하는 여러개의 검사 모드 전부를 수용할 수 있도록, 지정할 수 있는 상이한 동작 모드의 수를 모드 레지스터 비트의 수에 의해 필연적으로 제한한다.
반도체 소자의 선택 동작 모드를 지정하는 것에 대한 "모드 레지스터" 접근방법의 또다른 잠재적인 단점은, 상기 소자를 선택 모드로 정할 뿐만 아니라 상기 소자를 "정상" 모드로 회복하는데 제어 또는 데이터 신호 "포획(capture)"이 필요하다는 것이다. 예를 들면, 소자를 선택 동작 모드로 정하는데 사용되는 커맨드 또는 데이터 입력단이, 그 자체가 정확한 동작을 위한 DLL 생성된 클럭신호에 좌우하는 (도 1의 임의의 예의 커맨드 부회로(14) 또는 데이터 부회로(16)와 같은) "포획" 부회로에 의존하는 실행을 고찰한다. 이러한 반도체 소자를 선택 동작 모드(상기 DLL 회로가 활성적인 모드에서 동작을 시작한다고 가정함)로 지정하는 것이 가능하다고 할 수 있는 한, 상기 DLL 회로가 비활성화된, 선택 동작 모드가 일단 시작하면, 이후, 상기 소자를 "정상" 모드의 동작으로 회복하는데 필요한 커맨드 또는 데이터를 "포획"하는 것이 어렵거나 불가능할 수 있다. 이는, "정상"모드를 회복하는데 사용되었을 수 있는 커맨드 또는 데이터를 포획하는데 사용된 부회로를, 상기 DLL 회로가 비활성화되는 동안 대응하는 부회로에 의해 "포획"할 수 없기 때문이다. 이는, 상기 소자의 "정상" 모드가 재시작하게 하는 바로 그 메커니즘(mechanism)을 "정상" 동작이 재시작할 때까지 재활성화할 수 없는, "캐치(catch) 22" 또는 "치킨 앤드 에그(chicken-and-egg)" 상황이다.
따라서, 집적회로 소자 내의 부회로를 일시적으로 전원 차단 또는 디스에이블시킬 수 있고, 뒤이어 정상 동작을 회복할 수 있는, 개선된 방법과 장치에 대한 요구가 존재하는 것으로 생각한다.
본 발명은 일반적으로 반도체 소자에 관한 것으로, 더욱 상세하게는 동기식 반도체 소자, 즉 그 동작을 외부 인가된 발진하는 클럭신호에 의해 조정하는 반도체 소자에 관한 것이다.
본 발명의 상술한 특징과 양태 및 기타 특징과 양태는, 본 발명의 구체적인 실시예의 이하의 상세한 설명을 첨부된 도면을 참조하여 읽을 때 가장 잘 이해할 것이다.
도 1은 하나 이상의 내부 생성된 딜레이 록 루프를 갖는 종래의 반도체 소자의 개략적인 블록도.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 개략적인 블록도.
도 3은 도 2의 메모리 소자를 제1 동작 모드로 초기화시키는 함에 관련된 전기적인 신호를 나타낸 타이밍도.
도 4는 도 2의 복수개의 메모리 소자를 실장한 메모리 모듈을 나타낸 도면.
본 발명은 하나 이상의 DLL 종속 부회로를 가진 반도체 소자를, DLL 회로를 일시적으로 비활성화하는 선택 동작 모드로 정할 수 있고, 그 후에 "정상" 동작(즉, DLL 회로가 활성화 상태인 모드)으로 회복할 수 있는 장치 및 그 방법에 관한 것이다.
일 실시예에 따라, 본 발명은, 반도체 소자를, 하나 이상의 내부 DLL 부회로를 디스에이블시키는 선택 동작 모드로 정하는데 내부 DLL 종속 부회로의 포함 없이 정상적으로 받아들여지는 하나 이상의 입력신호(즉, 비동기식 입력)를 부가적으로 사용하는 방법과 장치에 관한 것이다.
일 실시예에서, 본 발명은, 내부 생성된 DLL 클럭신호와의 동기화를 포함하지 않는 수단에 의해 내부 회로로 입력하는, 하나 이상의 외부 이용가능한 입력신호를 갖는 동기식 DRAM을 포함한다.
본 발명의 여러개의 상상할 수 있는 실시예에 따라, 반도체 소자에 외부 인가된 하나 이상의 신호의 조합은 상기 소자를 "정상" 동작 모드에 비해 선택 모드에서 동작하게 한다. 이러한 선택 모드는, 상기 소자, 즉 임의의 방법으로 동작하는 정상 모드에서 반응하는 동기식 소자를 더 느린 또는 더 빠른 동기 속도 즉, 정상 모드에 비해 더 낮은 또는 더 높은 클럭 속도를 제외하고는 상기 선택 모드에서 동일한 임의의 방법으로 동작하도록 하는 모드를 포함한다.
일 실시예에서, 본 발명은 신호를, 하나 이상의 외부 인가된 외부 클럭신호로부터 파생된 하나 이상의 내부 생성된 클럭신호와 동기화하여 입력하는 복수개의 입력단자를 포함하고, 상기 하나 이상의 내부 생성된 클럭신호를 일반적으로 DLL(delay lock loop) 신호라고 한다. 덧붙여, 상기 DRAM은, 어떠한 내부 또는 외부 생성된 클럭신호에 대해 동기적으로 신호를 입력하거나, 어떠한 내부 또는 외부 생성된 신호에 대해 동기적으로 또는 비동기적으로 신호를 입력하는, 하나 이상, 바람직하게는 두개의 입력단자를 갖는다.
일 실시예에서, 반도체 소자는 동기 신호의 생성에 관련한 내부 프로세스의 비활성화 및 활성화 모두를 가능하게 한다. 특정한 실시예에서, 본 발명은, 하나 이상의 외부 인가된 클럭신호의 인가로 하나 이상의 내부 클럭신호의 생성을 정상 동작 모드에서 조정하는 내부 딜레이 록 루프(delay lock loop) 부회로를 디스에이블시킴과 그 다음의 인에이블시킴을 포함한다. 본 발명의 일 특징에 따라, 내부 DLL 부회로의 비활성화와 활성화는, 어떠한 내부 또는 외부 생성된 클럭신호에 대해 정상 동작에서 동기적으로 신호를 입력하는 하나 이상의 입력단자로, 신호를 인가함으로써 구현한다.
구체적으로 개시한 일 실시예에서, 본 발명은 SDRSM에 대한 외부의 "리셋(reset)"과 "칩 셀렉트(chip select)" 입력신호를 사용하는 것을 포함한다. 상기 특정한 실시예에서, 외부 인가된 "칩 셀렉트" 입력신호가 또다른 외부 입력단자에 제1 논리적인 레벨로 인가된 채, 외부의 "리셋" 신호가 SDRAM에 대한 임의의 외부 입력단자에 어서트(assert)될 때, SDRAM은 "정상" 모드에서 동작하도록 된다. 그러나, "칩 셀렉트" 입력신호가 제2 논리적인 레벨로 인가된 채, 상기 "리셋" 신호가 어서트될 때, 상기 SDRAM 내의 임의의 딜레이 록 루프(DLL) 부회로를 디스에이블시키는 선택 동작 모드에서 상기 SDRAM은 동작하도록 된다. 상기 DLL 부회로가 디스에이블되어 있으면, 상기 SDRAM은, 정상 동작을 위해 지정된 것과 실질적으로 상이한 주파수를 갖는 클럭신호를 하나 이상의 클럭신호 입력단자에 공급한 채, 다른 정상 동작 모드에서 동작할 수 있다.
이하의 설명에서, 설명의 편의상, 실제 실행의 모든 특징을 설명하지 아니한다. 물론, 어떠한 프로젝트와 같은 어떠한 실제 실행의 개발에 있어서, 실행에 따라 상이할 특정한 목표 및 부목표(예를 들어, 시스템과 기술적인 제약에 따라)를 구현하도록 수많은 공학적이면서도 프로그램밍적인 결정을 하여야만 한다. 더욱이, 의문의 환경에 대한 정확한 공학적 숙련에 반드시 주목하여야 할 것이다. 이러한 개발 노력은, 복잡하면서도 시간을 낭비하는 것이 되나, 그럼에도 불구하고 당업자에게는 일상적인 업무로 인식할 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따라 반도체 메모리 소자(50)의 매우 간략화한 개략적인 블록도가 도시되어 있다. 상기 개시된 실시예에서, 본 개시의 이점을 가지는 당업자가 본 발명을 SDRAM에서만의 응용에 대한 영역에 한정하지 아니 함을 인식할지라도, 메모리 소자(50)는 동기식 다이내믹 랜덤 억세스 메모리(SDRAM)이다. SDRAM(50)이, 도 2에 구체적으로 나타낸 기능적인 부품에 더하여 많은 회로를 포함하고 있다는 것을 또한 이해할 것이다. 하지만, 이러한 기타 회로는, 이러한 회로가 당업자에게 공지되어 있고, 본 발명의 구현에 특별히 관련되지 않기 때문에 간결함과 명쾌함을 위해 생략하였다.
도 2에 도시된 바와 같이, SDRAM(50)은 제어회로(control circuitry)(52), 딜레이록루프회로(DLL)(54), 어드레싱회로(addressing circuit)(56), 입/출력회로(input/output circuit)(58), 메모리뱅크(memory bank)(60), 센스앰프회로(sense amplifier)(62), 칼럼디코더회로(column decoder)(64) 및 로우디코더회로(row decoder)(66)를 포함한다. 일 실시예에서, 메모리 소자(50)는 복수개(예를 들면, 4개)의 메모리뱅크(60), 센스앰프회로(62), 칼럼디코더(64) 및 로우디코더(66)를 포함하나, 본 발명의 설명 및 도면의 명쾌함을 위해, 이들 기능적인 부품들 각각의 한개에 대해서만 나타내었다.
도 2를 계속 참조하면, SDRAM(50)은 복수개(예를 들어 8개)의 입/출력(DATA) 단자(68)를 갖는다. 상기 메모리뱅크(60)의 각각은 로우와 칼럼으로 배열된 메모리 셀의 어레이를 포함하고, 대응하는 로우디코더(66)와 센스앰프회로(62)에 연결된다. 각각의 메모리뱅크는 칼럼디코더(64)에 연결되는 입/출력회로(58)에 또한 연결된다. 입/출력회로(58)는 메모리뱅크(60)로부터 데이터(DATA) 단자(68)에 데이터를출력하기 위한 통상적인 리드(read) 회로(미도시)를 포함한다. 입/출력회로는 데이터(DATA) 단자(68)를 거쳐 메모리뱅크(60)로 입력되는 데이터를 입력하기 위한 통상적인 라이트(write) 회로(미도시)를 또한 포함한다.
제어회로(52)는 어드레스회로(56)에 결합되고, 여러개의 외부 제어신호를 입력신호로서 입력한다. 한정하지는 않지만 예로서, 제어회로(52)는, 일반적인 DRAM이 로우어드레스스트로브(RAS)와 칼럼어드레스스트로브(CAS), 라이트인에이블(WE#) 등과 같은 여러개의 다른 제어신호를 입력하는 것으로 이해할지라도, 칩셀렉트(CS#) 신호와 리셋(RESET) 신호를 입력하여도 좋다. 도 2에서, 여러개의 제어신호를 커맨드(CMD) 버스(69)로 나타낸다. 당업자는 커맨드버스(69)를 거쳐 소자(50)에 인가되는 여러개의 제어신호에 정통할 것이다. 도 2에 도시하지 않았을지라도, 제어회로(52)는 소자(60)의 나머지 기능적인 부품의 대부분에 결합되는 것과 같아서 제어회로(52)가 여러개의 인가된 제어회로를 해석(interpret)할 수 있고, 소자(50)의 나머지 회로의 전체 동작을 구동하고 제어한다.
도 2에 도시된 소자(50)의 여러개의 기능적인 부품은, 서로에 대해 양호하게 정의된 공간적인 관계로 배치된, 분리되면서도 개별적인(discrete) 회로로서 도시하였을지라도, 실제의 실행에서, 임의의 기능적인 부품의 일부분이 서로의 사이에 산재하여 있는 채, 여러개의 회로가 반도체 기판의 일부분 또는 전체에 걸쳐 분산된 것과 같다. 즉, 도 2는 실행적이며 구체적인 시각보다는 기능적인 시각에서 소자(50)를 나타내고 있다.
딜레이 록 루프(DLL) 회로(54)는 입력단자에서 외부 클럭신호(CLK)를 입력하고, 복수개의 출력단자(70)에서 복수개의 내부 클럭신호(INTCLK1),....,(INTCLKN)를 생성한다. DLL 회로(54)로부터 출력되는 클럭신호(INTCLKX)의 각각은 소자(50) 내의 하나 이상의 다른 기능적인 부품에 제공된다. 명쾌함을 위해, 도면에서는 DLL 회로(54)와 다른 기능적인 회로와의 단지 몇 개의 전형적인 연결을 도 2에 도시하였지만, 내부 클럭신호는 소자(50)의 다수의 다른 기능적인 부품에 제공되는 것으로 이해하여야한다.
상기한 바와 같이, DLL회로(54)의 기능은, 서로 동기화하여 상기 소자의 정확한 동작을 가능하게 하도록 시간적으로 적절히 각각 조정한 내부 클럭신호를 생성하는 것이다.
도 2의 회로중에서 내부 클럭신호를 입력하는 회로가 어드레싱회로(56)이다. SDRAM(50)은 동기식 소자이기 때문에, 어드레스 정보를 어드레싱회로(56)에 의해 정확하게 "포획"하기 위해 메모리 어드레스를 외부 CLK신호와 동기화하여 ADDR단자에 인가하여야만 한다. 마찬가지로, 소자(50)에 라이트된 데이터 또는 소자(50)로부터 리드된 데이터는 동기 방식으로 입/출력 데이터 단자(68)에 나타나야만 한다.
본 발명의 일 양태에 따라, SDRAM(50)은, 바람직하게는, DLL회로(54)가 디스에이블되는 하나 이상의 검사모드를 동작시킬 수 있다. 이러한 기능을 제공하기 위해, 일 실시예에서는, 제어회로(54)를 커맨드 버스(69) 상의 임의의 패턴의 외부 인가된 제어신호에 반응하도록 하여 검사 모드(즉, "DLL 오프(off)" 모드)에서 DLL 회로(54)를 디스에이블시키고, 소자(50)의 동작을 시작하게 한다. DLL 오프 모드에서, DLL회로(54)에 의해 생성된 INTCLK 클럭신호를 정상 입력하는, 소자(50)의 여러개의 기능적인 부품에 상기 외부 인가된 CLK신호를 직접 인가한다. 즉, DLL 회로(54)는 상기 외부 인가된 CLK 신호에 대해 아무런 조정을 수행하지 않는다. 이러한 방법에서, 소자(50)가 DLL 오프 모드에서 동작하면, 상기 소자(50)는 상기 소자의 정상 동작 속도보다 실질적으로 느린 속도를 포함하는, 어떠한 클럭속도로 동작할 수 있다. 예를 들면, 정상 동작에서 100MHz 클럭을 사용하도록 지정된 메모리는 검사 목적을 위해 DLL 오프 모드에서 10MHz로 동작시킬 수 있다.
본 발명의 또다른 양태에 따라, 소자(50)를 DLL 오프 모드로 진입시키고, DLL 오프 모드로부터 이탈시키는데 포함된 제어신호는 커맨드 버스(69)를 거쳐 소자(50)에 인가되는 칩 셀렉트(CS#) 신호 및 리셋(RESET) 신호와 같은, 동기 신호 또는 클럭되지 않은(unclocked) 신호이다. 이것의 중요성은 DLL 오프 모드가 된 후 "정상" 동작 모드로 소자(50)를 회복시키는 능력에 달려있다. 동기(즉, 클럭된) 입력신호는 소자(50)의 동작 모드를 변화시키기 위해 사용되어야만 한다면, 일단 DLL 회로(54)가 디스에이블되는 동작 모드로 정해진 이상, 소자(50)를 정상 동작 모드로 회복하는 것은 불가능하지 않을지라도 어려울 수 있다.
도 3a를 참조하면, 정상 동작 모드에서의 소자(50)의 동작에 관련된 임의의 신호의 상태를 나타내는 타이밍도가 도시되어 있다. SDRAM의 통상적인 실행에 따라, 소자(50)는 전원이 들어왔을 때 리셋되어야만 한다. 이를 위해, 커맨드 버스(69)는 RESET# 입력신호를 입력하기 위한 RESET# 입력단자를 포함한다. 마찬가지로, 통상적인 SDRAM 실행에 따라, 소자(50)는 커맨드 버스(69)의 일 단자의 칩 셀렉트(CS#) 신호를 수신한다. 상기 칩 셀렉트 신호가 칩이 동작을 위해 선택되지않은 것을 나타낼 때, 커맨드 버스(69)에 인가된 여러개의 입력신호(커맨드)를 차단하도록, 상기 칩 셀렉트(CS#) 입력신호는 제어회로(52) 내의 임의의 디코딩회로을 인에이블시키거나 디스에이블시킨다. 통상적인 방법에서, 상기 칩 셀렉트 입력단자는, 그 각각이 메모리의 다중 뱅크중 분리된 하나로서 기능하는 다중 메모리 소자(50)를 포함하는 시스템에서의 외부 뱅크 선택(selection)에 대비한다.
본 발명의 일 양태에 따라, 칩 셀렉트(CS#) 입력단자와 리셋(RESET#) 입력단자 모두는 비동기 입력단자이고, 이는 이들 입력단들에 인가되는 CS# 신호와 RESET# 신호의 상태를 상기 클럭(CLK) 신호에 상관없이 샘플링하는 것을 의미한다.
통상적인 실행에 따라, 여러개의 전원공급 입력단자(미도시)에 전원을 (소자의 랫치업(latch up)을 방지하도록) 지정된 시퀀스로 인가한 후 소자(50)를 전원을 넣고 임의의 방식으로 초기화하여야만 한다. 모든 전원 전압과 기준 전압이 안정화한 후, 클럭신호(CLK)를 클럭 입력단자에 인가한다. 안정한 클럭신호(CLK)는 임의의 기간(예를 들어, 200μ초) 동안에 존재하여야만 한다.
그 다음에, 리셋 커맨드를 발생시켜야만 한다. 실시예에서, 리셋 커맨드는 RESET 입력단자에 인가되는 논리적인 높은 펄스인 한편, 상기 칩 셀렉트 신호(CS) 논리적인 낮은 레벨로 유지한다.(또다시, 상기 RESER 입력단자와 CS 입력단자는 도 2의 커맨드 버스(69)의 일부분이다. 일 실시예에서, RESET 펄스는 약간의 최소 존속기간을 가져야만 한다. 상기 리셋 커맨드는 상기 DLL 신호를 초기화하고 동기화하여 메모리뱅크(60)를 프리차지(precharge)시킨다.
도 3a를 참조하면, 클럭신호(CLK)는 시각(t1)에서 생성되기 시작하고, 시각(t2)까지 200μ초 동안 안정적인 상태를 유지한다. 일 실시예에서, 클럭신호(CLK)는 200 내지 300mHz 대의 주파수를 가져도 좋다. 시각(t2)에서, RESET 신호는 어서트되고(논리적인 높음), 시각(t3)까지 도 3에 tRSTPW라고 표기된 최소 기간 동안에 어서트 상태를 유지한다. 시각(t3)에서, RESET 신호는 디어서트(deassert)(논리적인 낮음). 도 3에 tRESET라고 표기된, 또다른 최소 기간에 뒤이어, 소자(50)의 동작은, 시각(t4)에서 칩 셀렉트(CS) 신호의 어서트를 포함하는 리프레시(refresh) 커맨드로 계속된다. 도 3a에 표기된 리셋 커맨드 동안에 상기 칩 셀렉트(CS) 신호가 논리적인 낮은(deassert) 레벨을 유지된다는 것을 주목하여야 한다. 즉, 정상 동작 모드의 소자(50)의 동작 동안에, 상기 CS 신호는 상기 RESET 신호와 동시에 어서트되지 않고, 그리고, 그 반대로 상기 RESET 신호는 상기 CS 신호와 동시에 어서트되지 않는다.
도 3b를 참조하면, DLL 회로(54)가 디스에이블된 모드("DLL 오프 모드")로 소자(50)를 초기화하는 것에 대응하는 타이밍도가 도시되어 있다. 도 3b에 도시된 바와 같이, DLL 오프 모드로의 초기화는 시각(t5)에서 칩 셀렉트 신호(CS)의 어서트로 시작한다. 본 발명의 일 양태에 따라, 클럭신호(WCK)는 도 3b의 초기화 시퀀스 동안에 "dont care" 상태에 있게 된다.
상기 칩 셀렉트 신호는 도 3b에 tSCS_DLL라고 표기된 최소의 기간 동안에 어서트되어 있어야만 한다. 그 다음에, 시각(t6)에서, 리셋 펄스는 RESET 신호의 어서트(논리적인 높음)로 시작한다. 상기 리셋 펄스는, RESET가 디어서트될 때, 시각(t7)까지 리셋 펄스 구간(tRSTPW) 동안 지속한다. 상기 칩 셀렉트(CS) 신호는 하지만, RESET가 디어서트됨에 따라 어서트 상태를 유지하고, 현재 설명하는 실시예에서, RESET의 디어서트를 뒤따르는 최소 구간(tHCS-DLL) 동안에 어서트 상태를 유지하여야만 한다.
시각(t8)에 뒤이어, RESET신호와 CS신호 모두는 시각(t7)에서 RESET의 디어서트에 뒤따르는 구간(tDLLOFF)이 경과할 때까지 또는 시각(t9)까지 디어서트를 유지한다. 이후, DLL 모드에서의 소자(50)의 동작은 시작할 수 있고, CLK 입력단자에 클럭신호의 인가를 시작한다. 본 발명의 일 특징에 따라, DLL 회로(54)가 디스에이블되면, 도 3b의 CLK신호는 정상 동작의 소자(50)에 지정된 것과 실질적으로 상이할 수 있다. 현저하게도, DLL 오프 모드로 소자(50)를 초기화함에 뒤따르는 도 3b의 CLK신호는 정상 동작의 CLK신호보다 느릴 수가 있다. 따라서, 클럭신호(CLK)가 도 3a에서 200 내지 300mHzd이어도 좋은 반면에, 도 3b의 클럭신호(CLK)는 예를 들어 10 내지 50mHz이어도 좋다. 당업자는 소자(50)의 검사를 위하여 이것의 이점을 인식할 것이다. 특히, 일단, 소자(50)가 DLL 오프 모드로 초기화되었으면, 상기 소자 동작은 통상적인 기술을 이용하여 소자 동작을 검사할 수 있는 한편, 상기 소자에 지정된 최소의 정상 동작 주파수보다 실질적으로 적은 동기 클럭 주파수로 동작한다. 상기한 바와 같이, 임의의 반도체 소자를, 예를 들어 100mHz(종종 "part rating"이라고 칭함)의 동기식 외부 클럭 주파수로 동작하도록 제조회사에 의해 지정할 수 있는 반면에, DLL 오프 모드에서는, 상기 소자를 실질적으로 낮은 주파수, 예를 들어 50mHz로 검사 모드에서 동작시켜도 좋다.
더욱이, 당업자는 정상 모드의 동작과 DLL 오프 모드의 동작간의 전환을 위한 모드 레지스터(register)를 사용하지 않는 바람직함을 인식할 것이다. 구체적으로, 본 발명은 DLL 오프 기능에 전용되어질 어떠한 제한된 수량의 모드 레지스터 비트 패턴을 필요로 하지 않는다.
본 발명의 바람직한 실시예에서, 일단, DLL 오프 모드에서의 검사가 완료되면, 상기한 바와 같은 RESET 커맨드를 발생함으로써 메모리 소자(50)를 "정상" 동작 모드로 회복할 수 있다.
상기한 바와 같이, 본 발명은, 공지된 싱글 인라인 메모리 모듈(single-in-line memory module: SIMM) 또는 듀얼 인라인 메모리 모듈(dual-in-line mwmory module: DIMM) 등과 같은 회로기판 상에 다중 메모리 소자를 실장한 후, 메모리 소자(50)와 같은 메모리 소자의 검사를 용이하게 하는데 특히 유리한 것으로 여겨진다. 이는, 이러한 모듈에 대한 대부분의 검사 장치가 검사중인 소자를 지정된 "정상" 동작 클럭 속도로 동작시키는데 적합하지 않기 때문이다. 이는, 메모리 모듈에 포함된 각각의 메모리 소자가 상기 검사 장치의 더욱 느린 동작 속도에 적응할 수 없는 DLL 회로를 사용하면, 문제가 될 수 있다. 도 4를 참조하면, 다수개(12개)의메모리 소자(50)를 포함하는 SIMM(80)의 예시를 나타내고 있다. 모듈(80)은 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 실질적으로 동일한 복수개의 개별 메모리 소자(50)를 갖는 회로기판(82)을 포함한다. 본 실시예에서, 모듈(80)은 예를 들어, 16MB 또는 32MB 능력을 갖는 JEDEC 및 산업 표준 72단자형이다.
본 발명의 구체적인 실시예의 상술한 설명으로부터, 2개 이상의 모드로 동작할 수 있는 하나의 모드에서 메모리 소자의 임의의 부회로가 디스에이블되는, 2개 이상의 모드에서 동작할 수 있는 메모리 소자를 설명하였음을 알아야만 한다. 이러한 메모리 소자를 동작하는 방법을 또한 설명하였다. 유리하게도, 본 발명은 상기 소자를 정상 모드의 동작과 DLL 오프 모드의 동작간에 전환할 수 있기 위해 모드 레지스터를 사용하지 않는다. 본 발명의 구체적인 실시예가 어느 정도 상세히 기술되어있을지라도, 이는 본 발명의 여러개 특징과 양태를 설명하기 위해서만 기술하였고, 본 발명의 요지에 대해 한정하지 아니 한다. 다양한 대체, 변경, 그리고/또는 변형을 본 실시예에 대해 할 수 있지만, 본 실시예에서 제안할 수 있었던 실행 변화에 한정하지는 아니 하고, 첨부된 청구범위에 의해 정의된 바와 같은 본 발명의 사상과 요지를 벗어남 없이 상기 설명한 실시예에 대해 할 수 있다.

Claims (49)

  1. 정상 동작 모드와 선택 동작 모드에서 동작할 수 있는 동기식 반도체 소자로서,
    제1 비동기 입력신호를 입력하는 제1 입력단자;
    제2 비동기 입력신호를 입력하는 제2 입력단자로서, 상기 제2 비동기 입력신호와 상기 제1 비동기신호가 상기 정상 모드에서 상기 소자의 동작 동안에 동시에 어서트(assert)되지 않는 제2 입력단자;
    동기 입력신호를 입력하는 하나 이상의 입력버퍼;
    외부 클럭신호를 입력하는 하나 이상의 클럭단자;
    상기 클럭단자에 연결되고, 상기 외부 클럭신호에 반응하여 상기 하나 이상의 입력버퍼에 인가될 하나 이상의 내부 클럭신호를 생성하는 딜레이 록 루프 회로로서, 상기 딜레이 록 루프 회로가 상기 정상 동작 모드 동안에 활성화되고 상기 선택 동작 모드 동안에 비활성화되는 딜레이 록 루프 회로; 및
    상기 제1, 2 입력단자와 상기 딜레이 록 루프 회로에 결합되는 제어회로로서, 상기 제어회로가 상기 제1, 2 비동기 입력신호의 동시적인 어서트에 반응하여 상기 딜레이 록 루프를 비활성화함으로써 상기 소자를 상기 선택 동작 모드로 정하는 제어회로를 포함하는 것을 특징으로 하는 동기식 반도체 소자.
  2. 제1항에 있어서, 상기 소자는 반도체 메모리 소자인 것을 특징으로 하는 동기식 반도체 소자.
  3. 제2항에 있어서, 상기 소자는 동기식 다이내믹 랜덤 억세스 메모리인 것을 특징으로 하는 동기식 반도체 소자.
  4. 제2항에 있어서, 상기 제1 비동기 입력신호는 리셋(RESET) 신호인 것을 특징으로 하는 동기식 반도체 소자.
  5. 제4항에 있어서, 상기 제2 비동기 입력신호는 칩 셀렉트 신호인 것을 특징으로 하는 동기식 반도체 소자.
  6. 제1항에 있어서, 상기 선택 동작 모드는 테스트 모드인 것을 특징으로 하는 동기식 반도체 소자.
  7. 제1항에 있어서, 상기 클럭신호의 주파수는 상기 정상 동작 모드보다 상기 선택 동작 모드에서 낮은 것을 특징으로 하는 동기식 반도체 소자.
  8. 제7항에 있어서, 상기 정상 동작 모드용 상기 클럭신호의 주파수는 약 100mHz보다 높은 것을 특징으로 하는 동기식 반도체 소자.
  9. 제8항에 있어서, 상기 선택 동작 모드용 상기 클럭신호의 주파수는 약 50mHz보다 낮은 것을 특징으로 하는 동기식 반도체 소자.
  10. 정상 동작 모드와 선택 동작 모드에서 선택적으로 동작할 수 있는 동기식 반도체 소자로서,
    제1 비동기 입력신호를 입력하는 제1 입력단자;
    제2 비동기 입력신호를 입력하는 제2 입력단자;
    복수개의 동기 제어신호를 입력하는 커맨드 버스;
    외부 클럭신호를 입력하는 클럭단자;
    상기 클럭단자에 결합되는 클럭회로로서, 상기 클럭회로가 상기 클럭신호에 반응하여 하나 이상의 내부 클럭신호를 생성하는 클럭회로를 포함하며,
    상기 소자가 상기 제1 비동기 신호의 어서트에 반응하는 반면 상기 제2 비동기 신호는 상기 정상 동작 모드에서 제1 기능을 수행하도록 디어서트(deassert)되고, 상기 소자가 상기 제2 비동기 신호의 어서트에 반응하는 반면 상기 제1 비동기 신호는 상기 정상 동작 모드에서 제2 기능을 수행하도록 디어서트되며;
    상기 소자가 상기 제1, 2 비동기 신호의 동시적인 어서트에 반응하여 상기 선택 동작 모드로 진입하는 것을 특징으로 하는 동기식 반도체 소자.
  11. 제10항에 있어서, 상기 클럭회로는 상기 선택 동작 모드에서 디스에이블되는것을 특징으로 하는 동기식 반도체 소자.
  12. 제11항에 있어서, 상기 소자는 반도체 메모리인 것을 특징으로 하는 동기식 반도체 소자.
  13. 제12항에 있어서, 상기 소자는 다이내믹 랜덤 억세스 메모리인 것을 특징으로 하는 동기식 반도체 소자.
  14. 제11항에 있어서, 상기 외부 클럭신호의 주파수는 상기 정상 동작 모드에 비해 상기 선택 동작 모드에서 더 낮은 것을 특징으로 하는 동기식 반도체 소자.
  15. 제10항에 있어서, 상기 제1 비동기 입력신호는 리셋(RESET) 신호이고, 상기 정상 모드에서의 상기 제1 기능은 리셋 기능인 것을 특징으로 하는 동기식 반도체 소자.
  16. 제15항에 있어서, 상기 제2 비동기 입력신호는 칩 셀렉트 신호이고, 상기 정상 모드에서의 상기 제2 기능은 상기 커맨드 버스에 결합된 커맨드 디코더를 인에이블시키는 것을 포함하는 것을 특징으로 하는 동기식 반도체 소자.
  17. 제14항에 있어서, 상기 정상 동작 모드에서의 상기 외부 클럭의 주파수는 약100mHz보다 높은 것을 특징으로 하는 동기식 반도체 소자.
  18. 제17항에 있어서, 상기 선택 동작 모드에서의 상기 외부 클럭신호의 주파수는 약 50mHz보다 낮은 것을 특징으로 하는 동기식 반도체 소자.
  19. 제10항에 있어서, 상기 클럭회로는 딜레이 록 루프 회로를 포함하는 것을 특징으로 하는 동기식 반도체 소자.
  20. 정상 동작 모드와 선택 동작 모드에서 동작할 수 있는 동기식 반도체 소자를 동작하는 방법으로서,
    (a) 제1 비동기 입력신호의 어서트와 제2 비동기 신호의 디어서트에 반응하여 상기 제1 정상 동작 모드에서 제1 기능을 수행하는 단계;
    (b) 상기 제2 비동기 신호의 어서트와 상기 제1 비동기 신호의 디어서트에 반응하여 상기 정상 동작 모드에서 제2 기능을 수행하는 단계; 및
    (c) 상기 제1, 2 비동기 신호의 동시적인 어서트에 반응하여 상기 선택 동작 모드로 진입하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  21. 제20항에 있어서, 상기 소자는 상기 선택 동작 모드로 진입하는 것에 반응하여 내부 클럭회로를 디스에이블시키는 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  22. 제20항에 있어서, 상기 제1 비동기 입력신호는 리셋(RESET)신호이고, 상기 정상 동작 모드에서의 상기 제1 기능은 리셋 기능인 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  23. 제22항에 있어서, 상기 제2 비동기 입력신호는 칩 셀렉트 신호이고, 상기 정상 동작 모드에서의 제2 기능은 동기 커맨드 입력버퍼를 인에이블시키는 것임을 특징으로 하는 동기식 반도체 소자 동작 방법.
  24. 제20항에 있어서, 상기 소자는 동기식 메모리 소자인 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  25. 제24항에 있어서, 상기 소자는 동기식 다이내믹 랜덤 억세스 메모리 소자인 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  26. 제20항에 있어서,
    (d) 상기 정상 동작 모드에 비해 상기 선택 동작 모드에서 더 늦은 동기 클럭 속도로 동작하는 단계를 더 포함하는 것을 특징으로 하는 동기식 반도체 소자 동작 방법.
  27. 동기적으로 뿐만 아니라 비동기적으로 모두 포획된 입력단자와 클럭 입력단자를 가지며, 정상 모드에서 최소 동기 클럭 주파수 이상의 주파수로 동작하도록 지정된 동기식 반도체 소자를 검사하는 방법으로서,
    (a) 상기 비동기 입력단자에 소정의 시퀀스의 비동기 입력신호를 인가하여 상기 소자를 검사 모드로 초기화시키는 단계;
    (b) 상기 검사 모드로의 초기화에 반응하여 상기 소자의 내부 클럭회로를 디스에이블시키는 단계;
    (c) 상기 클럭 입력단자에 상기 최소 동기 클럭 주파수보다 낮은 주파수를 갖는 클럭신호를 인가하는 단계; 및
    (d) 상기 검사 모드에서 동작하는 소자의 동작을 검사하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  28. 제27항에 있어서, 상기 소자는 반도체 메모리 소자인 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  29. 제28항에 있어서, 상기 소자는 다이내믹 랜덤 억세스 메모리 소자인 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  30. 제27항에 있어서, 상기 소정의 시퀀스의 비동기 입력신호는, 상기 소자의 정상 동작 동안에 동시적으로 어서트되지 않은 2개의 비동기 입력신호의 동시적인 어서트를 포함하는 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  31. 제30항에 있어서, 상기 2개의 비동기 입력신호는 리셋(RESET) 신호와 칩 셀렉트 신호를 포함하는 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  32. 제27항에 있어서, 상기 최소 동기 클럭 주파수는 약 100mHz인 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  33. 제32항에 있어서, 상기 최소 동기 클럭 주파수보다 낮은 상기 주파수는 약 50mHz보다 낮은 것을 특징으로 하는 동기식 반도체 소자 검사 방법.
  34. 정상 동작 모드와 검사 모드의 동작에서 동작할 수 있는 동기식 다이내믹 랜덤 억세스 메모리 소자로서,
    복수개의 동기적으로 포획된 입력신호 단자;
    2개 이상의 비동기적으로 포획된 입력신호 단자;
    외부 클럭신호를 입력하는 동기 클럭단자;
    상기 동기 클럭단자에 결합되며, 상기 외부 클럭신호에 반응하여 하나 이상의 내부 클럭신호를 생성하는 내부 클럭회로를 포함하며,
    상기 메모리 소자는 소정의 최소 정상 동작 주파수 이상의 주파수를 갖는 외부 클럭신호를 사용하여 정상 모드에서 동작하도록 지정하고,
    상기 제어회로는 상기 2개 이상의 비동기 포획된 입력신호 단자에 인가된 소정의 시퀀스의 비동기 입력신호에 반응하여 상기 내부 클럭회로를 디스에이블시키고 그 다음에 상기 메모리 소자를 상기 검사 동작 모드에서 동작시키고,
    상기 검사 동작 모드에서의 동작 동안에 상기 외부 클럭신호는 상기 소정의 최소 정상 동작하는 주파수보다 낮은 주파수를 갖는 것을 특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  35. 제34항에 있어서, 상기 소정의 시퀀스의 비동기 입력신호는 2개의 비동기 입력신호의 동시적인 어서트를 포함하는 것을 특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  36. 제35항에 있어서, 상기 2개의 비동기 입력신호는 리셋(RESET) 신호와 칩 셀렉트 신호를 포함하는 것을 특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  37. 제34항에 있어서, 상기 내부 클럭회로는 딜레이 록 루프 회로를 포함하는 것을 특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  38. 제34항에 있어서, 상기 소정의 최소 정상 동작 주파수는 약 100mHz인 것을특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  39. 제38항에 있어서, 상기 소정의 최소 정상 동작 주파수보다 낮은 상기 주파수는 약 50mHz인 것을 특징으로 하는 동기식 다이내믹 랜덤 억세스 메모리 소자.
  40. 인쇄회로기판 상에 실장된 복수개의 디스크리트(discrete) 반도체 메모리 소자를 포함하는 메모리 모듈에 있어서, 상기 복수개의 디스크리트 반도체 메모리 소자의 각각은 정상 동작 모드와 선택 동작 모드에서 동작할 수 있고, 각각의 디스크리트 반도체 메모리 소자는
    제1 비동기 입력신호를 입력하는 제1 입력단자;
    제2 비동기 입력신호를 입력하는 제2 입력단자;
    복수개의 동기 제어신호를 입력하는 커맨드 버스;
    외부 클럭신호를 입력하는 클럭단자;
    상기 클럭단자에 결합되는 클럭회로로서, 상기 클럭신호에 반응하여 하나 이상의 내부 클럭신호를 생성하는 클럭회로를 포함하며,
    상기 소자가 상기 제1 비동기 신호의 어서트에 반응하는 반면 상기 제2 비동기 신호는 상기 정상 동작 모드에서 제1 기능을 수행하도록 디어서트되고, 상기 소자가 상기 제2 비동기 신호의 어서트에 반응하는 반면 상기 제1 비동기 신호는 상기 정상 동작 모드에서 제2 기능을 수행하도록 디어서트되며;
    상기 소자가 상기 제1, 2 비동기 신호의 동시적인 어서트에 반응하여 상기선택 동작 모드로 진입하는 것을 특징으로 하는 메모리 모듈.
  41. 제40항에 있어서, 상기 클럭회로는 상기 선택 동작 모드에서 디스에이블되는 것을 특징으로 하는 메모리 모듈.
  42. 제41항에 있어서, 상기 소자는 반도체 메모리인 것을 특징으로 하는 메모리 모듈.
  43. 제42항에 있어서, 상기 소자는 다이내믹 랜덤 억세스 메모리인 것을 특징으로 하는 메모리 모듈.
  44. 제41항에 있어서, 상기 외부 클럭신호의 주파수는 상기 정상 동작 모드에 비해 상기 선택 동작 모드에서 낮은 것을 특징으로 하는 메모리 모듈.
  45. 제40항에 있어서, 상기 제1 비동기 신호는 리셋(RESET) 신호이고, 상기 정상 모드에서의 상기 제1 기능은 리셋 기능인 것을 특징으로 하는 메모리 모듈.
  46. 제45항에 있어서, 상기 제2 비동기 신호는 칩 셀렉트 신호이고, 상기 정상 모드에서의 상기 제2 기능은 상기 커맨드 버스에 결합된 커맨드 디코더를 인에이블시키는 것을 포함하는 것을 특징으로 하는 메모리 모듈.
  47. 제44항에 있어서, 상기 정상 동작 모드에서의 상기 외부 클럭의 주파수는 약 100mHz보다 높은 것을 특징으로 하는 메모리 모듈.
  48. 제47항에 있어서, 상기 선택 동작 모드에서의 상기 외부 클럭신호의 주파수는 약 50mHz보다 낮은 것을 특징으로 하는 메모리 모듈.
  49. 제40항에 있어서, 상기 클럭회로는 딜레이 록 루프 회로를 포함하는 것을 특징으로 하는 메모리 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427218B2 (en) 2010-05-28 2013-04-23 Hynix Semiconductor Inc. Delay circuit and method for driving the same

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7058799B2 (en) * 2001-06-19 2006-06-06 Micron Technology, Inc. Apparatus and method for clock domain crossing with integrated decode
JP2003045200A (ja) * 2001-08-02 2003-02-14 Mitsubishi Electric Corp 半導体モジュールおよびそれに用いる半導体記憶装置
ITRM20010556A1 (it) * 2001-09-12 2003-03-12 Micron Technology Inc Decodificatore per decodificare i comandi di commutazione a modo di test di circuiti integrati.
US6678205B2 (en) 2001-12-26 2004-01-13 Micron Technology, Inc. Multi-mode synchronous memory device and method of operating and testing same
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
DE10305837B4 (de) * 2003-02-12 2009-03-19 Qimonda Ag Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen
JP4327482B2 (ja) * 2003-03-18 2009-09-09 富士通マイクロエレクトロニクス株式会社 同期型半導体記憶装置
KR100522433B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
US6961269B2 (en) * 2003-06-24 2005-11-01 Micron Technology, Inc. Memory device having data paths with multiple speeds
KR100543925B1 (ko) * 2003-06-27 2006-01-23 주식회사 하이닉스반도체 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
JP2005049970A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体集積回路
WO2005088644A1 (en) * 2004-03-05 2005-09-22 Koninklijke Philips Electronics N.V. Dft technique for stressing self-timed semiconductor memories to detect delay faults
KR100612952B1 (ko) 2004-04-30 2006-08-14 주식회사 하이닉스반도체 전력소모를 줄인 동기식 반도체메모리소자
US7519877B2 (en) * 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US7536570B2 (en) * 2006-10-02 2009-05-19 Silicon Laboratories Inc. Microcontroller unit (MCU) with suspend mode
WO2008041974A2 (en) * 2006-10-02 2008-04-10 Kafai Leung Microcontroller unit (mcu) with suspend mode
EP2102754B1 (en) * 2006-12-20 2013-03-20 Nxp B.V. Clock generation for memory access without a local oscillator
US7685542B2 (en) * 2007-02-09 2010-03-23 International Business Machines Corporation Method and apparatus for shutting off data capture across asynchronous clock domains during at-speed testing
JP2008217947A (ja) * 2007-03-07 2008-09-18 Elpida Memory Inc 半導体記憶装置
US7779375B2 (en) * 2007-10-17 2010-08-17 International Business Machines Corporation Design structure for shutting off data capture across asynchronous clock domains during at-speed testing
US7936637B2 (en) * 2008-06-30 2011-05-03 Micron Technology, Inc. System and method for synchronizing asynchronous signals without external clock
TWI460728B (zh) * 2010-12-29 2014-11-11 Silicon Motion Inc 記憶體控制器、記憶裝置以及判斷記憶裝置之型式的方法
US8522089B2 (en) * 2011-01-21 2013-08-27 Freescale Semiconductor, Inc. Method of testing asynchronous modules in semiconductor device
CN102081965B (zh) * 2011-02-21 2013-04-10 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
CN102394633B (zh) * 2011-08-31 2013-08-21 华南理工大学 一种用于ldpc解码器的低功耗异步比较选通器
KR102291505B1 (ko) * 2014-11-24 2021-08-23 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
CN105913868B (zh) * 2016-03-31 2018-09-21 华为技术有限公司 一种调整频率的方法、片上系统及终端
CN111381148B (zh) * 2018-12-29 2023-02-21 华润微集成电路(无锡)有限公司 实现芯片测试的系统及方法
WO2020154989A1 (zh) * 2019-01-30 2020-08-06 华为技术有限公司 占空比调整方法、控制器芯片及闪存设备
CN109872744A (zh) * 2019-03-19 2019-06-11 济南德欧雅安全技术有限公司 一种方便测试的单元存储器
CN112088523B (zh) * 2019-03-27 2023-04-28 京东方科技集团股份有限公司 物联网系统、中央控制设备、应用设备以及通信方法
CN110843529B (zh) * 2019-10-10 2020-12-18 珠海格力电器股份有限公司 高压互锁故障自诊断电路、控制方法及新能源汽车
CN116203400B (zh) * 2023-04-27 2023-07-28 湖南大学 一种基于芯片初始化的测试方法及系统
CN116879725B (zh) * 2023-09-06 2023-12-08 西安紫光国芯半导体股份有限公司 一种采样电路、自测试电路以及芯片

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384737A (en) 1994-03-08 1995-01-24 Motorola Inc. Pipelined memory having synchronous and asynchronous operating modes
US5696917A (en) 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US6205514B1 (en) * 1995-02-21 2001-03-20 Micron Technology, Inc. Synchronous SRAM having global write enable
US5548560A (en) 1995-04-19 1996-08-20 Alliance Semiconductor Corporation Synchronous static random access memory having asynchronous test mode
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5666321A (en) 1995-09-01 1997-09-09 Micron Technology, Inc. Synchronous DRAM memory with asynchronous column decode
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US5875153A (en) * 1997-04-30 1999-02-23 Texas Instruments Incorporated Internal/external clock option for built-in self test
US5995424A (en) * 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
JP4178225B2 (ja) * 1998-06-30 2008-11-12 富士通マイクロエレクトロニクス株式会社 集積回路装置
DE19830571C2 (de) * 1998-07-08 2003-03-27 Infineon Technologies Ag Integrierte Schaltung
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
DE10066260B4 (de) * 1999-04-30 2013-11-14 Fujitsu Semiconductor Ltd. Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte
US6144598A (en) * 1999-07-06 2000-11-07 Micron Technology, Inc. Method and apparatus for efficiently testing rambus memory devices
KR100316023B1 (ko) * 1999-11-01 2001-12-12 박종섭 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP2001202773A (ja) * 2000-01-20 2001-07-27 Mitsubishi Electric Corp 半導体記憶装置
KR100346835B1 (ko) * 2000-05-06 2002-08-03 삼성전자 주식회사 지연동기회로의 고속동작을 구현하는 반도체 메모리 장치
JP2002093167A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
JP3627647B2 (ja) * 2000-10-27 2005-03-09 セイコーエプソン株式会社 半導体メモリ装置内のワード線の活性化
US6678205B2 (en) * 2001-12-26 2004-01-13 Micron Technology, Inc. Multi-mode synchronous memory device and method of operating and testing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427218B2 (en) 2010-05-28 2013-04-23 Hynix Semiconductor Inc. Delay circuit and method for driving the same

Also Published As

Publication number Publication date
ATE384328T1 (de) 2008-02-15
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JP2005514721A (ja) 2005-05-19
TWI222068B (en) 2004-10-11
DE60224727T2 (de) 2009-01-15
CN1620696A (zh) 2005-05-25
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