TWI222068B - Multi-mode synchronous memory device and methods of operating and testing same - Google Patents
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Description
玫、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圓式簡單說明) C發明所屬之技術領域3 發明領域 概略而言本發明係有關半導體裝置,特別係有關同步 半導體裝置,亦即其操作係藉外部施加振盪時脈信號而協 調之半導體裝置。 【 發明背景 半導體裝置範疇包括微處理器、記憶體裝置、數位信 號處理器專,此種領域正積極快速發展當中。已知多種類 別及亞類半導體裝置且於市面上可購得。隨著電腦以及以 電腦為主之裝置包括消費者領域及產業領域之普及性以及 泛在性不斷地增長,造成可預見之未來多種不同類型之半 導體裝置之需求將持續增加。 如同一般提示,半導體裝置可被歸類為兩大類之一: 同步以及異步。同步半導體裝置為其操作藉(典型為)外部 施加時脈信號而協調或同步之半導體裝置;而異步裝置無 需時脈信號。 今曰使用之半導體記憶體裝置之較為常見的類別之一 為動態隨機存取記憶體或稱作DRAM。DRAM的期望特色 包括每單位面積半導體晶粒面積之儲存容量高、存取速度 快、功率耗用量低以及成本低。 可用於讓DRAM之期望性質最佳化之一種辦法係設計 成可同步存取之DRAM。,DRAM典型要求外部施加時 1222068 玫、發明說明 脈信號,以及其它外部施加之控制信號,該外部施加之控 制信號其時序必須與該時脈信號帶有某種預定關係。同理 ,數位資料係以與外部施加時脈信號同步關係,讀取自以 及寫入同步記憶體裝置。同步dram技術之發展已經多年 5 ,同步DRAM(常稱作“ SDRAM”)用於寬廣商業及產業用途 ’包括個人電腦業。 隨著SDRAM儲存容量的增加,熟諳技藝人士將瞭解 半導體基板之晶粒尺寸通常也加大(雖言目前半導體處理 技術的改良,允许母單位面積有較高密度之記憶儲存)。 10也瞭解是一種基板尺寸的增加,其它影響電信號整體同步 傳播通過基板的因素也扮演某種角色。例如電容耦合、阻 抗承載、處理變化等議題促成下述情況變成具有挑戰性, 亦即須確保順著基板傳導以及於基板内部傳導之分開信號 之時序間之交互關係仍然維持同步。隨著半導體裝置處理 15速度的增高,此種同步化議題(偶爾概略稱之為「偏差」) 變成愈來愈具關鍵重要性。約為微微毫秒之時序差異對半 導體裝置是否可靠而適當地操作具有決定性。 典型實施例中,外部時脈信號CLK包含簡單週期性「 方波」,如第3a圖所示,方波介於邏輯高電壓位準(例如3.3 20伏特)與邏輯低位準(典型〇伏特)以合理均勻之週期性振盪 ,具有工作週期50%(表示於各完整時脈週期期間,信號處 於邏輯「高」位準之時間長度係與信號處於邏輯「低」位 準之時間相等)。目前業界現況之半導體裝置中,時脈信 號可具有約為數百百萬赫茲頻率。 7 玖、發明說明 同步半導體裝置例如SDRAM典型要求外部輸入信號( 例如時脈信號)提供給數個(或甚至多個)分開但交互關聯的 裝置之功能子電路。至於尋常半導體裝置之佈局,典型整 體震置之分開子電路各自係實體設置於不同且或許是分散 位置遍饰基板全體。如此表示基板上載有電信號之各個導 電軌線之導電長度以及電容以及複合阻抗負載等特性將因 化號而異。因此例如來自一時脈信號輸入接腳之時脈信號 至一個功能子電路之傳播延遲可能與傳播至另一功能子電 路之傳播延遲不同;此種差異對於以極高時脈速率約為 MOM赫茲左右(或許更低)操作之半導體裝置而言具有關鍵 重要性。 為了解決此等問題,採用一種稱作為r延遲鎖定回路 」或DLL”之辦法。第1圖為DLL之簡單實施例之說明圖。 第1圖中’外部施加之時脈信號CLK施加至假說記憶體裝 置1〇之輸入接腳12。如第1圖所示,外部施加clk信號施 加至DLL區塊20。DLL區塊20操作而演算複數個分開内部 時脈信號,該等時脈信號隨後提供給線路22、24及26上之 各個纪憶裝置體10子電路(第丨圖只顯示三個内部時脈信號 ,熟諳技藝人士須瞭解於任何特定實施例可能需要多於三 個内部時脈信號)。 DLL區塊20 (DLL區塊表示分佈於基板全面積之電路 ’儘管第1圖為了方便只表示中間位置)係調整於線路22、 24及26提供給裝置10之各分佈子電路之相對時序,如此達 成裝置10之整體同步操作。 1222068 玖、發明說明 DLL區塊例如第1圖之DLL區塊20利用第1圖虛線28表 示之某種類型之反向回圈操作,因此DLL區塊20被提供回 授,用以比較於線路22供給指令區塊14之時脈信號時序與 輸入外部時脈信號CLK時序。 5 於第1圖之簡化實施例,因指令輸入緩衝器14以及資 料輸入緩衝器16個別係基於時脈信號接收與操作,故指令 (CMD)輸入接腳15以及資料(DATA)輸入接腳17可謂為同步 輸入。如此施加於輸入接腳15及17之二進制資料於對應内 部時脈信號之上升緣或下降緣將只儲存於個別緩衝器14及 10 16(偶爾稱作為「信號捕捉」之處理)。 由於典型DLL電路例如第1圖DLL區塊20結果,若線 路22之傳播特徵及負載特徵與線路24及26之傳播特徵及負 載特徵有顯著差異,則DLL電路可考慮此等差異,俾確保 維持裝置之適當操作。於DLL電路20内部,可將分開之延 15遲及偏差(可程式規劃或可自動調整)導引入外部施加之時 脈信號,俾確保裝置1〇之其它功能區塊個別接收時脈信號 實質與其它時脈信號同步。可能非常微小,約為微微秒, 但雖言如此,卻對半導體裝置之適當操作具有關鍵重要性。 DLL之功能一般可視為内部時脈信號產生處理,熟諳 2〇技藝人士無疑地至少必須熟悉DLL於半導體裝置之構想。 曰經提出夕種同步記憶體裝置之DLL實施例,例如核發給 Harrison等人之美國專利第5,92〇,518號,名稱「同步時脈 產生器〇括延遲鎖疋回路」;發給Harris 〇n之美國專利第 6’201’42461说’名稱「同步時脈產生器包括延遲鎖定回路 9 1222068 玖、發明說明 信號損失4貞測器」;以及核發給McLaury之美國專利第 6,130,856號,名稱「多重延遲同步動態隨機存取記憶體方 法及裝置」。前述’518、’424、及,856專利案共同讓予本發 明之受讓人,個別以引用方式併入此處。 5 熟者技藝人士瞭解dll經常係以對時脈半導體操作期 望之操作速度之方式實施。例如SDRAM(及其DLLs)可設 計成可以例如100MHz之時脈速度規格操作。此種情況下 ,裝置以與其規格速度實質差異(較慢或較快)速度操作, 結果導致内部DLL時脈内部產生之時脈信號與外部施加之 10 時脈信號間維持同步之能力受損。 於内部產生之時脈信號與外部施加之時脈信號間無法 維持同步於半導體裝置正常操作期間不成問題。此種無法 維持同步操作成問題之理由係有關半導體裝置之測試。某 些情況下,可能需要以操作速度(亦即時脈速度)對部分或 15 完全製造的裝置進行測試,該操作速度實質係與接受測試 裝置之最終期望操作速度實質不同。 DRAM包括SDRAM經常結合於所謂之「記憶體模組」 包含複數個安裝於印刷電路板上之個別記憶體裝置。於 DRAMs(包含一或多俩分開積體電路組件)被封裝且安裝於 20 印刷電路板後,個別記憶體電路之測試成問題,原因在於 無法存取内部電路節點,例如DLL電路之相關節點。成問 題之理由經常為用於測試半導體裝置(例如記憶體)之專用 測試工具及夾具無法以接受測試裝置規定之操作速度操作 。因此期望及/或需要於比「正常」操作過程更慢的時脈 10 1222068 玖、發明說明 、又二下操作裝置。但如前述,就某些内部電路特別 肌適當發揮1 力能(除了於某種「正常」操作頻率範圍發揮 功能外)之能力可能成問題。 5 时此㈣在問題之-項解決之道係提供—種「模式暫存 益」預疋位疋樣式可被定址,造成裝置開始以另—種模 式例㈣試模式操作。此種辦法中,麵合至模式暫存器之 解碼益電路經過調理而_某種預定位元樣式,發出適者
^信號,做_内部調整,讓裝置可以對應預定^ 樣式之模式操作。 10於測试模式操作涉及須暫時去能某種内部子電路(例 如DLL =路),否則該等電路可能以與裝置的「正常」操作 速度有實質差異的時脈速度而妨礙裝置的適當操作。一旦 該電路已經被去能,可開始一測試模式(例如涉及實質較 it操作速度之模式)操作而無虞此等不良影響。 15 料賊模切存11辦法之—項可能缺點為測試模式
電路將衫響速度敏感且有關鍵重要性之電路路徑。換言之 已=對插作速度實質變化敏感之電路被去能,可能影響内 ^就間之其它時序關係。另一項前述辦法之可能問題為 提供模式暫存器本身可能不合期望,提供模式暫存器耗用 20 ^導體有價值的「面積」(亦即基板面積)且增加電路複雜 耘度。即使採用模式暫存器等辦法,可載明的不同操作模 式數目必然受到模式暫存器位元數目所限,因此無法獲得 足夠模式來配合全部期望執行之多種測試模式。 載明半導體裳置之另一操作模式之該項挑戰採用「 11 1222068 玫、發明說明 模式暫存器」辦法之又另一可能缺點為需要「捕捉」控制 信號或資料信號不只可能將半導體裝置轉成另一模式,同 時也可能將半導體裝置恢復其「正常」模式。例如考慮一 實施例,其中用以將裝置轉成另一操作模式之指令或資料 5輸入埠仰賴「捕捉」子電路(例如第1圖假設例之指令子電 路14或資料子電路16),其本身依賴131^產生之時脈信號進 行適當操作。雖然可將此種半導體裝置轉成另一操作模式 (假設係以DLL電路可激活之模式可開始操作),一旦dll 電路被鈍化之另一操作模式開始,可能難以或無法隨後「 10捕捉」半導體操作回復其「正常」操作模式所需指令或資 料。原因在於用於捕捉可用於回復r正常」操作之指令或 資料之子電路,只要DLL電路被鈍化,則該等子電路無法 由對應子電路「捕捉」。此乃「Catch 22」或「雞與蛋」情 況,其中允許裝置回復「正常」操作之該項機構除非「正 15常」操作回復,否則該項機構無法再度激活。 如此相信仍然需要有一種改良方法及裝置,藉該改良 方法及裝置於積體電路裝置内部之子電路可被暫時切斷或 去能,以及隨後回復正常操作。 【明内容J 20 發明概要 本發明係有關一種裝置及對應方法,藉該裝置及對應 方法,帶有一或多個dll依賴性子電路之半導體裝置可被 置於另一操作模式,於該另一操作模式中,dll電路暫時 被純化,以及隨後回復「正常」操作(亦即DLL電路被激活 12 1222068 玖、發明說明 之模式)。 根據一具體實施例,本發明係有關一種方法及裝置, 其中一或多個正常可接受之輸入信號[而未涉及内部DLL依 賴性子電路(亦即非同步輸入)]額外被用來將半導體裝置置 於另操作模式,於該另一操作模式中,一或多個内部 DLL子電路被去能。 一具體實施例中,本發明包含一種同步DRAM,其具 有一或多個可外部施加之輸入信號,該等信號可利用非涉 及與内部產生之DLL時脈信號同步之手段而被接收於内部 電路根據本發明之各具體實施例,一或多個外部施加於 半導體裝置之信號組合,將裝置調理成可以「正常」操作 模式之另一種模式操作。此種替代模式較佳(但非排它地) 包含-種模式,於該模式中,一種裝置其負責於正常模式 以指定方式操作之同步裝置,於另一操作模式以相同指定 15方式調理,但同步速度較低或較高,換言之相對於其正常 模式之時脈速率為較低或較高。 一具體實施例中,本發明包含有複數個輸入接腳之同 步DRAM ,該等輸入接腳適合與一或多個内部產生之時脈 #號同步接收信號,該_或多個内部產生之時脈信號係由 20至少一個外部施加之外部時脈信號衍生,該一或多個内部 產生之時脈#號通稱為DLL(延遲鎖定回路)信號。此外, 揭示之DRAM至少有一個且較好至少有兩個輸入接腳,其 適合相對於任何内部-或外部產生的時脈信號異步接收信 號’或該等輸入接腳適合相對於任何内部-或外部產生的 13 1222068 坎、發明說明 信號同步或異步接收信號。 揭示之具體實施例中,半導體裝置可讓產生同步信號 之相關内部處理過程純化以及激活。一個特定具體實施例 中,本發明涵蓋去能内部延遲鎖定回路子電路,隨後致能 5内部延遲鎖定回路子電路,該子電路於正常操作適合協調 -或多個内部時脈信號的產生、與—或多個外部施加之時 脈信號之施加。根據本發明之一特徵方面,内部DLL子電 路之鈍化以及激活可藉施加信號至一或多個輸入接腳達成 ,該等輸入接腳於正常操作時可相對於任何内部_或外部 10 產生的時脈信號異步接收信號。 特別揭示之一具體實施例中,本發明涉及使用外部「 復置」以及「晶片選擇」輸入至SDRAM。本特定具體實 施例中’當外部「復置」信號被組成於外部輸WDram ,外部施加「晶片選擇」輸入以第一邏輯位準施加於另一 15外部輸入時,SDRAM經調理而以「正常」模式操作·作 田復置」信號被組裝,「晶片選擇」輸入係以第二邏輯 位準施加時,SDRAM經調理而以另一操作模式操作,該 操作模式中,SDRAM之某些延遲鎖定回路(DLL)子電路被 去能。DLL子電路被去能,SDRAM可以其它方面皆為正 2〇常之操作模式操作,但具有與其正常操作之規定之頻率實 質不同頻率之時脈信號,該時脈信號供給其一或多個時脈 k说輸入端。 圖式簡單說明 前述及其它本發明之特色參照本發明後文特定具體實 14 1222068 玖、發明說明 施例之詳細說明連同附圖一起研讀將最為明瞭,附圖令: 第!圖為先前技術半導體裝置之示意/方塊圖,該半導 體裝置有一或多個内部產生之延遲鎖定回路; 第2圖為根據本發明之一具體實施例的半導體記㈣ 5 裝置之示意/方塊圖; 第3a圖為時序圖顯示關聯第2圖之記憶體裝置初始化 進入第一操作模式之電信號; 第3b圖為時序圖顯示關聯第2圖之記憶體裝置初始化 進入第二操作模式之電信號;以及 1〇 第4圖為略圖,顯示結合多個第2圖之記憶體裝置之記 憶體模組。 【實施方式3 較佳實施例之詳細說明 後文說明中為求明瞭並未說明實際實施例之全部特色 Π。須瞭解於任何實際實作之發展中如同任何計畫般,必須 做多項工程規劃及程式規劃決策俾達成開發者的特定目的 及子目的(例如符合系統及技術限制之目的),該等目的將 因各實作而異。此外須注意對不同環境採用適當工程規割 規範。須瞭解此種開發努力複雜且耗時,雖言如此仍屬於 20相關產業熟諳技藝人士之例行工作。 參照第2圖,顯示根據本發明之一具體實施例高度簡 ::半導體記憶體裝置5〇之示意/方塊圖。所揭示之具體 實把例中,記憶體裝置50為同步動態隨機存取記憶體 SDRAM,但由本揭示獲益之熟諳技藝人士將瞭解本發明 15 1222068 玖、發明說明 之應用範圍非僅限於SDRAM。也須瞭解除了第2圖特別顯 示之功能元件之外,SDRAM 50也結合相當大量電路。但 為求簡單明瞭,此等其它電路已經被刪除,此等電路為熟 諳技藝人士眾所周知而非特別悠關本發明之實務。 5 於第2圖所示之細節層面,可見SDRAM 50包括控制電 路52、延遲鎖定回路電路54、定址電路56、輸入/輸出電 路58、記憶體排組60、感測放大器電路62、行解碼器64及 列解碼器66。一具體實施例中,記憶體裝置5〇包含複數個 (例如四個)記憶體排組60、感測放大器電路62、行解碼器 10 64及列解碼器66 ,但為求揭示及圖示的清晰,只顯示其中 一個功能元件。 繼續參照第2圖,SDRAM 50有複數個(例如八個)輸入/ 輸出(DATA)接腳68。各個記憶體排組60包含排列成行與成 列之圮憶體單元陣列’且係連結至個別列解碼器66及感測 15放大器電路62。各個記憶體排組也連結至輸入/輸出電路 58,其係連結至行解碼器64。輸入/輸出電路58包括習知 讀取電路(圖中未顯示),用以由記憶體排組6〇輸出資料於 DATA接腳68。輸入/輸出電路也包括習知寫入電路(圖中也 未顯示),該電路用以輸入於DATA接腳68接收之資料至記 20 憶體排組60。 控制電路52係耦合至定址電路56,接收多個外部控制 信號作為輸入。舉例言之但非限制性,控制電路52可接收 晶片選擇(CS#)信號以及RESE丁信號,但須瞭解典型]〇11八]^ 將接收無數其它控制信號例如列及行位址選通(RAS及 16 玫、發明說明 CAS)信號、寫致能(WE#)信號等。第2圖中各個控制信號 係由指令(CMD)匯流排69呈現。熟諳技藝人士透過指令匯 流排69熟悉各個施加至裝置5〇之控制信號。雖然未顯示於 第2圖,但於習知排列中,控制電路%可能耦合至裝置% 之其它功能元件,因此控制電路52可解譯施加於控制電路 上之各個控制信號,以及驅動與控制裝置5〇之其餘電路之 整體操作。 須瞭解雖然第2圖顯示裝置50之各個功能元件為分開 獨立電路,於實作中相對於彼此設置成明確界定的空間關 係,各個電路可能分散遍佈半導體基板之部分或全部,而 由部分功能元件彼此散置。換言之第2圖係由功能觀點而 非由實作特異性觀點來顯示裝置50。 延遲鎖定回路(DLL)電路54接收外部時脈信號CLK於 一輸入端,且產生複數個内部時脈信號intclki • "INTCLKN於其複數個輸出端7〇。由以^電路54輸出之各 個INTCLKx輸出提供給裝置5〇内部之一或多個其它功能元 件。為求清晰,第2圖只顯示少電路54與其它功能 電路間之範例連結,須瞭解可提供内部時脈信號給裝置Μ 之多個其它功能元件。 如前文討論,DLL電路54之功能係產生内部時脈信號 ’該等内部時脈信號各自時間經適當調整因而彼此同步, 可讓裝置作適當操作。 第2圖所轉收㈣時脈信號之電路包括定址電路56 因SDRAM 50為同步裝置,故記憶體位址必須與外部 1222068 玖、發明說明 CLK信號同步施加至ADDR接腳,俾讓位址資訊由定址電 路56所適當「捕捉」。同理寫至或讀取自裝置50之資料係 以同步方式出現於輸入/輸出DATA接腳68。 根據本發明之一特徵方面,SDRAM 50較佳可操作至 5 少一種測試模式,於該測試模式中DLL電路54被去能。為 了提供此種功能,一具體實施例中,控制電路52經調理而 回應於指令匯流排69之預定樣式之外部施加控制信號,俾 去能DLL電路54,且於測試模式(亦即“DLL off”模式)開始 裝置50之操作。於DLL off模式,外部施加CLK信號直接 10 施加至裝置50之各個功能元件,其通常係接收DLL電路54 產生之INTCLK時脈信號,亦即DLL電路54未對外部施加 之CLK信號做調整。藉此方式,裝置50以DLL off模式操 作,裝置50可以任一種時脈速度操作,包括實質上比裝置 之正常操作速度更慢的速度操作。例如規定正常操作使用 15 100MHz時脈之記憶體於DLL off模式中將可於10MHz操作 供測試目的之用。 根據本發明之另一特徵方面,涉及將裝置50進入DLL off模式以及離開DLL off模式之控制信號為異步信號或未 施加時脈信號,例如透過指令匯流排69施加於裝置50之晶 2〇片選擇(CS#)及RESET#信號。其代表之意義表示於裝置50 於DLL off模式後,可將裝置50回復「正常」操作模式。 若同步(亦即加時脈)輸入欲用於變更裝置50之操作模式, 則一旦裝置50已經進入DLL電路54被去能操作模式時,難 以(即使非不可能)將裝置50回復正常操作模式。 18 1222068 玖、發明說明 參照第3a圖,第3a圖為時序圖顯示裝置50於正常操作 模式時,裝置5〇操作相關之某些信號態。根據SDRAM之 習知實作,裝置50於被啟動時必須被復置。為達此項目的 ,指令匯流排69包括一個RESET#輸入接腳用以接收 5 RESET#輸入信號。同理,根據習知SDRAM實作,裝置50 接收晶片選擇(CS#)輸入信號於指另匯流排69之接腳。晶 片選擇(CS#)輸入信號致能以及去能控制電路52之某些解 碼電路,當晶片選擇信號指示晶片未被選定供操作時,施 加至指令匯流排69之各個輸入信號(指令)經遮罩。以習知 10 方式,晶片選擇輸入信號於結合多個記憶體裝置50之系統 提供外部排組選擇,各個記憶體裝置50各自作為多個記憶 體排組之分開排組。 根據本發明之一特徵方面’晶片選擇(cs#)及復置 (RESET#)輸入為異步輸入,表示施加於此等輸入端之CS# 15 及RESET#信號態未就時脈(CLK)信號抽樣。 根據習知實作,以特定順序(防止裝置閂鎖)供電至各 個電源供應輸入端(圖中未顯示)後’裝置50須以預先界定 的順序被啟動及初始化。於全部電源供應電壓及參考電壓 皆穩定後,時脈信號CLK施加至時脈輸入端。須存在有穩 20 定時脈信號CLK經歷一段預定時間(例如200微秒)。 其次發出復置指令。所揭示之具體實施例中’復置指 令為施加於RESET輸入端之邏輯高脈衝’而晶片選擇信號 CS維持邏輯低位準(再度RESET及CS輸入端為第2圖之指令 匯流排69之一部分)。〆具體實施例中’ RESET脈衝之持 19 1222068 玖、發明說明 - 續時間極短。復置指令初始化且同步化(鎖定)DLL時脈信 號,且前置充電記憶體排組60。 參照第3a圖,時脈信號CLK產生,始於時間t!,維持 穩定200微秒至時間t2。一具體實施例中,時脈信號CLK之 5 頻率約為200至300MHz。於時間t2,RESET信號被組裝(邏 輯高)且維持組裝至少一段最短時間(第3圖標示為1:rstpw)直 到時間t3。於時間t3,RESET信號被解除組裝(邏輯低)。於 另一段最短時間(第3a圖標不為tRESET)後,於時間〖4 ’以再 生指令讓裝置50繼續操作,再生指令涉及主張晶片選擇 10 (CS)信號。須注意於第3a圖所示復置指令期間,晶片選擇 (CS)信號維持於邏輯低(解除組裝)位準。換言之裝置50於 正常操作模式操作期間,CS信號未與RESET信號同時組裝 ,反之亦然。 現在參照第3b圖,顯示時序圖對應於裝置50被初始化 15 成為DLL電路54被去能之模式(「DLL off模式」)。如第3b 圖所示,於時間t5初始化成DLL off模式,始於主張晶片選 · 擇信號CS。根據本發明之一特徵方面,於第3b圖之初始化 順序中,時脈信號WCK處於「不介意」態。 晶片選擇信號必須主張一段最短時間,第3b圖標示為 ' 20 tscS_DLL。然後於時間〖6 ’復置脈衝開始主張(邏輯高 - )RESET信號。復置脈衝持續復置脈衝時間tRSTPW至時間t7 ,此時RESET被解除主張。但當RESET被解除主張時,晶 片選擇(CS)信號維持被主張,本具體實施例中,於RESET 解除主張後,晶片選擇(CS)信號須維持主張一段最短時間 20 1222068 玖、發明說明 tHCS_DLL或維持主張至時間t8。 時間〖8後,RESET及CS維持解除主張至於RESET於時 間丁7解除主張後已經經過一段時間tDLL〇FF或解除主張至時 間b。隨後裝置50開始於DLL off模式操作,始於施加時脈 5 信號至CLK輸入端。根據本發明之一特色,DLL電路54被 去能’第3 b圖之CLK信號實質上係與正常操作中對裝置5〇 規定之信號不同。注意於裝置50初始化成為dll off模式 後’第3b圖之CLK#號可能為一次幂幅度,或比正常操作 之CLK #號更慢。如此第3a圖之時脈信號CLK為2〇〇至 10 300MHz,第3b圖之時脈信號01^可為例如10至50]^沿。 熟諳技藝人士瞭解如此用於裝置50測試之優勢。特別一旦 裝置50已經初始化成為DLL off模式,裳置之操作可使用 技術及測試設備測試,同時於同步時脈頻率操作 ’該同步頻率實質上係低於對該裝置規定之最低正常操作 15頻率。如前述,製造商可規定—指定半導體裝置係以不低 於例如100MHz之同步外部時脈頻率操作(偶爾稱作「部分 額定」);但於DLL off模式,裝置可以實f較低頻率· 低於50MHz於測試模式操作。 此外,熟諳技藝人士瞭解希望未利用模式暫存器來進 20行正常操作模式與DLL。_作模式間之㈣。特別本發 明無需任何有限數目之模式暫存器位元樣式來專用於耻 off功能。確實本發明絲毫也無需模式暫存器的存在。 本發明之較佳具體實施例中,一旦胤〇ff模式之測 試完成’記憶體裝置5G可如前述發出習知腦訂指令而回 21 1222068 玖、發明說明 復「正常」操作模式。 如前述相信本發明特別有利的多個記憶體裝置已經安 裝於電路板後輔助記憶體裝置例如記憶體裝置50之測試, 此等記憶體裝置例如為眾所周知之單一線上記憶體模組 5 (SIMM)或雙重線上記憶體模組(DIMM)等。原因在於大部 分之SIMM或DIMM模組測試設施皆不適合用於其規定「 正常」操作時脈速度下接受測試之操作裝置。若結合於使 用DLL電路之模組之個別記憶體裝置,無法視為測試設施 之較慢操作速度時較成問題。現在參照第4圖,顯示結合 10複數個(12個)記憶體裝置50之SIMM 80之範例。模組go包 含電路板82,電路板具有複數個實質如此處參照第2、% 及3b圖所述之個別記憶體裝置5〇設置於其上。本具體實施 例中,模組80屬於JEDEC型及產業標準72接腳型,其例如 具有16MB或32MB容量。 15 由前文本發明之特定具體實施例之詳細說明,須瞭解 已經揭示可以至少兩種模式操作之記憶體裝置,其中於一 種模式,該記憶體裝置之某些子電路被去能。也揭示此種 圮憶體裝置之操作方法。較佳本發明未利用模式暫存器來 讓裝置可於正常操作模式與肌。_作模式間切換。雖 2〇然此處已經以若干細節揭示本發明之特定具體實施例,但 單純供舉例說明本發明之某些特色及方面之目的,而絕非 意圖囿限本發明之範圍。意圖未惊離如隨附之申請專利範 圍界定之本發明之精髓及範圍對揭示之具體實施例做出多 種取代、替代及/或修改,包括但非限於於此處提示之實 22 玖、發明說明 作變化。 t阐式簡單說明】 第1圖為先前技術半導體裝置之示意/方塊圖,該半導 、 有一或多個内部產生之延遲鎖定回路; 第2圖為根據本發明之一具體實施例的半導體記憶體 凌置之示意/方塊圖; 第3a圖為時序圖顯示關聯第2圖之記憶體裝置初始化 進入第一操作模式之電信號; 第3b圖為時序圖顯示關聯第2圖之記憶體裝置初始化 進人第二操作模式之電信號;以及 第4圖為略圖,顯示結合多個第2圖之記憶體裝置之記 憶體模組。 【阐式之主要元件代表符號表】 1()· · ·記憶體裝置 14· · ·指令輸入緩衝器 16· · ·資料輸入緩衝器 18···資料輸出緩衝器 22 ’ 24,26···線路 5()· · ·半導體記憶體裝置 54 t ••延遲鎖定回路電路 58· · ·輪入/輸出電路 62· · ·感測放大器電路 66· · ·列解碼器電路 69···指令匯流排 82···電路板 12· ··輸入接腳 15· ··指令輸入接腳 17. ··資料輸入接腳 20. ··延遲鎖定回路區塊 28...虛線 52. ·.控制電路 56· ··定址電路 60· ·.記憶體排組 64. ·.行解碼器電路 68·..輸入/輸出接腳 80. ··單一線上記憶體模組
23
Claims (1)
- ίδ、申請專利箪爸圍 L 一種可於正常操作模式以及於另一操作模式操作之同 步半導體裝置,包含·· 一第一輸入端子,其係用以接收第一異步輸入信號; 一第二輸入端子,其係用以接收第二異步輸入信 5 唬,該第二異步輸入信號及該第一異步輸入信號於裝 置之正常操作模式非同時被主張; 至少一個輸入緩衝器,其係用以接收同步輸入信號; 至少一個時脈端子,其係用以接收外部時脈信號; 一延遲鎖定回路電路,其係耦合至該時脈端子, 且回應於該外部時脈信號而產生至少一個内部時脈信 號名人施加至5亥至少一個輸入緩衝器,該延遲鎖定回路 電路適合於正常操作模式期間被激活,以及於另一操 作模式期間被鈍化; 控制電路,其係耦合至該第一及第二輸入端子以 15 及耦合至該延遲鎖定回路電路,該控制電路係回應於 W亥第一及第二異步輸入信號的同時主張而鈍化該延遲 鎖定回路電路’藉此讓該裝置進人另一操作模式。 2·如申請專利範圍第1項之半導體裝置,其中該裝置為 半導體記憶體裝置。 20 3. ^中,t專利圍第2項之半導體裝置,其中該裝置為 同步動態隨機存取記憶體。 4. 如申清專利範圍第2項之半導體裝置,其中該第一異 步輸入信號為RESET信號。 5. 如申請專利範圍第4項之半導體裳置,其中該第二異 24 拾、申請專利範圍 步輸入h號為晶片選擇信號。 6.如申請專利範圍第】項之半導體裝置,其令該另一操 作模式為測試模式。 7·如申請專利範圍第1項之半導體裝置,其中該時脈信 號頻率對另-操作模式係比對該正常操作模式更低。 、如申請專利範圍第7項之半導體裝置,其中該正常操 作模式之時脈信號頻率係大於約100MHz。 •如申請專利範圍第8項之半導體裝置,其中該另一操 作模式之時脈#號頻率係低於约。 種可選擇n以正常操作模式及另_操作模式操作之 同步半導體裝置,包含·· 一第一輸入端子,其係用以接收第一異步輸入信號; 一第二輸人端子,其係用以接收第二異步輸入信號; 一指令匯流排,其係用以接收複數個同步控制信號; 時脈鳊子,其係用以接收外部時脈信號; -時脈電路,其係麵合至該時脈端子,該時脈電 路可回應於該時脈信號而產生至少一個内部時脈信號,· ★其中該裝置係回應於第一異步信號之主張,同時 第二異步信號被解除主張,而以正常操作模式執行第 一功能’以及回應於第二異步信號之被主張,同時第 異步旮號被解除主張,而於該正常操作模式執 二功能; $ 以及其中該裝置係回應於第一及第二異步信號的 同時主張而進入該另一操作模式。 、 25 拾、申請專利範圍 U·如申請專利範圍第10項之裝置,其中該時脈電路於另 一操作模式被去能。 12.如申請專利範圍第11項之裝置,其中該裝置為半導體 記憶體。 13·如申請專利範圍第12項之裝置,其中該裝置為動態隨 機存取記憶體。 14·如申請專利範圍第丨丨項之裝置,其中該外部時脈信號 頻率對另一操作模式比該正常操作模式更低。 15. 如申請專利範圍第1〇項之裝置,其中該第一異步信號 為reset信號以及於該正常模式之第一功能為復置功 16. 如申請專利範圍第15項之裝置,λ中該第二異步為晶 片選擇信號,以及於該正常模式之第二功能包含致能 麵合至該指令匯流排之指令解碼器。 如申叫專利範圍第14項之裝置,其中該於正常操作模 式之外部時脈頻率係高於約100MHz。 18·如申請專利範圍第17項之裝置,其中於該另一操作模 式之外部時脈頻率係低於約50MHZ。 19.如申請專利範圍第10項之裝置,其中該時脈電路包含 延遲鎖定回路電路。 種操作於JL常操作模相及另—操作模式操作之同 步半導體裝置之方法,該方法包含: ⑷回應於第一異步輸入信號主張以及第二異步信 號的解除主張而於該正常操作模式執行第—功能;。 26 拾、申請專利範圍 (b)回應於第二異步輸入信號主張以及第一異步信號 的解除主張而於該正常操作模式執行第二功能;以及 (e)回應於第-及第三異步錢的同時主張而進入 该另一操作模式。 21. 如申請專利範圍第20項之方法,其中該裝置係回應於 進入另一操作模式而去能内部時脈電路。 22. 如申請專利範圍第20項之方法,其中該第一異步輪入 k號為RESET信號,以及該正常操作模式之第一功能 為復置功能。 10 2 q •如申請專利範圍第22項之方法,其中該第二異步輸入 信號為晶片選擇信號,以及於該正常操作模式之第二 功能為致能同步指令輸入緩衝器。 24·如申請專利範圍第20項之方法,其中該裝置為同步記 憶體裝置。 15 25·如申請專利範圍第24項之方法,其中該裝置為同步動 態隨機存取記憶體裝置。 26·如申請專利範圍第20項之方法,進一步包含: (d)相對於正常操作模式,以較緩慢之同步時脈速 度於該另一操作模式操作。 20 27. —種測試同步半導體裝置方法,該同步半導體裝置具 有同步及異步捕捉之輸入端子以及時脈輸入端子, 規定於不低於最低同步時脈頻率之正常模式操作,$ 方法包含: (a)施加預定順序之異步輸入信號至該異步輪山 v 'htFq 27 1222068 拾、申請專利範圍 子’俾將該裝置初始化進入測試模式; (b) 回應於初始化進入測試模式,去能於該裝置之 内部時脈電路; (c) 施加時脈信號至該時脈輸出端子,該時脈信號 5 之頻率係低於該最低同步時脈頻率;以及 (d) 於該測試模式測試該裝置之操作。 28·如申請專利範圍第27項之方法,其中該裝置為半導體 記憶體裝置。 29_如申請專利範圍第28項之方法,其中該裝置為動態隨 10 機存取記憶體裝置。 3〇_如申請專利範圍第27項之方法,其中該預定順序之異 步輸入信號包含同時主張兩個異步輸入信號,該二異 步輸入信號於裝置之正常操作期間不會同時被主張。 31·如申請專利範圍第3〇項之方法,其中該二異步輸入信 15 號包含一RESET信號以及一晶片選擇信號。 32. 如申呀專利範圍第27項之方法,其中該最低同步時脈 頻率約為100MHz。 33. 如申請專利範圍第32項之方法,其中該低於最低同步 時脈頻率之頻率係低於約50MHz。 種可於正帝操作模式以及測試操作模式操作之同步 動悲隨機存取記憶體裝置,該裝置包含·· 複數個被同步捕捉之輸入信號端子; 至少二被異步捕捉之輸入信號端子; 一同步時脈端子,其係供接收外部時脈信號; 28 1222068 拾、申請專利範圍 内部時脈電路,其軸合至同步時脈端子,且 回應於外部時脈信號而產生至少一個内部時脈信號; 控制電路,其係搞合至複數個被同步捕捉之輸入信 號端子、且耗合至該至少二異步捕捉之輸人信號端子; 其中該記憶體裝置係規定於正常模式使用外部時 脈信號操作,該外部時脈信號具有頻率係高於預定最 低正常操作頻率;以及 其中該控制電路係回應於施加於該至少二異步捕 捉之輸入信號端子之異步輸入信號預定順序,而去能 口亥内。Μ夺脈電路,因此於該測試操作模式操作該記憶 體裝置;以及 上其中於該測試操作模式之操作_,言亥外部時脈 化號之頻率係低於預定最低正常操作頻率。 35·如申請專利範圍第34項之記憶體裝置,其中該異步輸 入信號預定順序包含同時主張兩個異步輸入信號。 36·如申請專利範圍第35項之記憶體裝置,其中該兩個異 步輸入信號包含一個RESET信號以及一個晶片選擇作 號。 、。 37·如申請專利範圍第34項之記憶體裝置,其中該内部時 脈電路包含延遲鎖定回路電路。 38·如申請專利範圍第34項之記憶體裝置,其中該預定最 低正常操作頻率約為100MHz。 Ο Λ •如申請專利範圍第38項之記憶體裝置,其中該低於預 定最低正常操作頻率之頻率約為5〇ΜΗζ。 29
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Families Citing this family (35)
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US7058799B2 (en) * | 2001-06-19 | 2006-06-06 | Micron Technology, Inc. | Apparatus and method for clock domain crossing with integrated decode |
JP2003045200A (ja) * | 2001-08-02 | 2003-02-14 | Mitsubishi Electric Corp | 半導体モジュールおよびそれに用いる半導体記憶装置 |
ITRM20010556A1 (it) * | 2001-09-12 | 2003-03-12 | Micron Technology Inc | Decodificatore per decodificare i comandi di commutazione a modo di test di circuiti integrati. |
US6678205B2 (en) | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
US7142461B2 (en) * | 2002-11-20 | 2006-11-28 | Micron Technology, Inc. | Active termination control though on module register |
DE10305837B4 (de) * | 2003-02-12 | 2009-03-19 | Qimonda Ag | Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen |
JP4327482B2 (ja) * | 2003-03-18 | 2009-09-09 | 富士通マイクロエレクトロニクス株式会社 | 同期型半導体記憶装置 |
KR100522433B1 (ko) | 2003-04-29 | 2005-10-20 | 주식회사 하이닉스반도체 | 도메인 크로싱 회로 |
US6961269B2 (en) * | 2003-06-24 | 2005-11-01 | Micron Technology, Inc. | Memory device having data paths with multiple speeds |
KR100543925B1 (ko) * | 2003-06-27 | 2006-01-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법 |
JP2005049970A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
JP2007527091A (ja) * | 2004-03-05 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 遅延障害を検出するためのセルフタイミング型メモリを強化するdft技術 |
KR100612952B1 (ko) * | 2004-04-30 | 2006-08-14 | 주식회사 하이닉스반도체 | 전력소모를 줄인 동기식 반도체메모리소자 |
US7519877B2 (en) * | 2004-08-10 | 2009-04-14 | Micron Technology, Inc. | Memory with test mode output |
US7536570B2 (en) * | 2006-10-02 | 2009-05-19 | Silicon Laboratories Inc. | Microcontroller unit (MCU) with suspend mode |
WO2008041974A2 (en) * | 2006-10-02 | 2008-04-10 | Kafai Leung | Microcontroller unit (mcu) with suspend mode |
US8185771B2 (en) * | 2006-12-20 | 2012-05-22 | Nxp B.V. | Clock generation for memory access without a local oscillator |
US7685542B2 (en) * | 2007-02-09 | 2010-03-23 | International Business Machines Corporation | Method and apparatus for shutting off data capture across asynchronous clock domains during at-speed testing |
JP2008217947A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体記憶装置 |
US7779375B2 (en) * | 2007-10-17 | 2010-08-17 | International Business Machines Corporation | Design structure for shutting off data capture across asynchronous clock domains during at-speed testing |
US7936637B2 (en) * | 2008-06-30 | 2011-05-03 | Micron Technology, Inc. | System and method for synchronizing asynchronous signals without external clock |
KR101166800B1 (ko) * | 2010-05-28 | 2012-07-26 | 에스케이하이닉스 주식회사 | 지연회로 |
TWI460728B (zh) * | 2010-12-29 | 2014-11-11 | Silicon Motion Inc | 記憶體控制器、記憶裝置以及判斷記憶裝置之型式的方法 |
US8522089B2 (en) * | 2011-01-21 | 2013-08-27 | Freescale Semiconductor, Inc. | Method of testing asynchronous modules in semiconductor device |
CN102081965B (zh) * | 2011-02-21 | 2013-04-10 | 西安华芯半导体有限公司 | 一种产生dram内部写时钟的电路 |
CN102394633B (zh) * | 2011-08-31 | 2013-08-21 | 华南理工大学 | 一种用于ldpc解码器的低功耗异步比较选通器 |
KR102291505B1 (ko) * | 2014-11-24 | 2021-08-23 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 동작 방법 |
CN105913868B (zh) * | 2016-03-31 | 2018-09-21 | 华为技术有限公司 | 一种调整频率的方法、片上系统及终端 |
CN111381148B (zh) * | 2018-12-29 | 2023-02-21 | 华润微集成电路(无锡)有限公司 | 实现芯片测试的系统及方法 |
CN113330685B (zh) * | 2019-01-30 | 2023-10-20 | 华为技术有限公司 | 占空比调整方法、控制器芯片及闪存设备 |
CN109872744A (zh) * | 2019-03-19 | 2019-06-11 | 济南德欧雅安全技术有限公司 | 一种方便测试的单元存储器 |
WO2020191669A1 (zh) * | 2019-03-27 | 2020-10-01 | 京东方科技集团股份有限公司 | 物联网系统、中央控制设备、应用设备以及通信方法 |
CN110843529B (zh) * | 2019-10-10 | 2020-12-18 | 珠海格力电器股份有限公司 | 高压互锁故障自诊断电路、控制方法及新能源汽车 |
CN116203400B (zh) * | 2023-04-27 | 2023-07-28 | 湖南大学 | 一种基于芯片初始化的测试方法及系统 |
CN116879725B (zh) * | 2023-09-06 | 2023-12-08 | 西安紫光国芯半导体股份有限公司 | 一种采样电路、自测试电路以及芯片 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384737A (en) | 1994-03-08 | 1995-01-24 | Motorola Inc. | Pipelined memory having synchronous and asynchronous operating modes |
US5696917A (en) | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
US6205514B1 (en) | 1995-02-21 | 2001-03-20 | Micron Technology, Inc. | Synchronous SRAM having global write enable |
US5548560A (en) | 1995-04-19 | 1996-08-20 | Alliance Semiconductor Corporation | Synchronous static random access memory having asynchronous test mode |
US5655105A (en) | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
US5666321A (en) | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
US5920518A (en) | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
US5875153A (en) * | 1997-04-30 | 1999-02-23 | Texas Instruments Incorporated | Internal/external clock option for built-in self test |
US5995424A (en) * | 1997-07-16 | 1999-11-30 | Tanisys Technology, Inc. | Synchronous memory test system |
US5926047A (en) | 1997-08-29 | 1999-07-20 | Micron Technology, Inc. | Synchronous clock generator including a delay-locked loop signal loss detector |
JP4178225B2 (ja) * | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
DE19830571C2 (de) * | 1998-07-08 | 2003-03-27 | Infineon Technologies Ag | Integrierte Schaltung |
US6081477A (en) | 1998-12-03 | 2000-06-27 | Micron Technology, Inc. | Write scheme for a double data rate SDRAM |
DE10066260B4 (de) * | 1999-04-30 | 2013-11-14 | Fujitsu Semiconductor Ltd. | Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte |
US6144598A (en) | 1999-07-06 | 2000-11-07 | Micron Technology, Inc. | Method and apparatus for efficiently testing rambus memory devices |
KR100316023B1 (ko) * | 1999-11-01 | 2001-12-12 | 박종섭 | 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프 |
JP2001195899A (ja) * | 2000-01-06 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001202773A (ja) * | 2000-01-20 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100346835B1 (ko) * | 2000-05-06 | 2002-08-03 | 삼성전자 주식회사 | 지연동기회로의 고속동작을 구현하는 반도체 메모리 장치 |
JP2002093167A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3627647B2 (ja) * | 2000-10-27 | 2005-03-09 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
US6678205B2 (en) * | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
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