JPH095395A - メモリマクロセル性能評価用ｌｓｉ - Google Patents

Abstract

(57)【要約】 【目的】 高速動作を行うメモリマクロセルの性能をよ
り安定して正確に評価することができるメモリマクロセ
ル性能評価用ＬＳＩを提供する。 【構成】 タイミング信号Ｓ_WE-1〜Ｓ_WE-4に基づいて書
込み制御信号発生回路３により、１／２テストサイクル
に１周期の書込み制御信号／ＷＥが生成される。これに
合わせて、先頭番地から順次アドレスＡ０，Ａ１，…を
１／２テストサイクルごとにインクリメントしながら、
入力データＤＩを１／２テストサイクルごとに「０」お
よび「１」交互に変化させてＳＲＡＭマクロセル１に書
込む。しかる後、書込み制御信号／ＷＥを「ＨＩＧＨ」
レベルに固定し、書込んだデータを先頭番地から順次読
出して期待値と照合することにより評価を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリマクロセル性能
評価用ＬＳＩに関し、特に入出力バッファを有するメモ
リマクロセルの各種性能を評価する性能評価用ＬＳＩに
関するものである。

【０００２】

【従来の技術】一般に、ディジタル信号を処理する大規
模半導体集積回路（以下、ＬＳＩという）は、論理回路
からなる論理ＬＳＩとメモリＬＳＩとに大別される。昨
今の集積度の向上および動作周波数の向上に相まって、
今まで別チップ構成をとってきたメモリを論理ＬＳＩの
内部に組み込みたいという要求が高くなっている。現
在、このように論理ＬＳＩに組み込まれる組込形メモリ
はメモリマクロセルと呼ばれており、論理ＬＳＩとは独
立してメモリＬＳＩを設ける従来方式と比較して、メモ
リＬＳＩ周辺の入出力バッファが不要となることから３
０％程度メモリアクセス時間を短縮することが可能とな
っている。

【０００３】このメモリマクロセルは、レジスタなどと
同様にＬＳＩチップを構成する１つの電子回路である。
したがって、ＬＳＩ全体から見ればメモリマクロセルを
含めてＬＳＩチップが所定の動作周波数で機能すれば十
分であり、ＬＳＩ量産時の試験ではメモリマクロセル自
体の性能評価は必要としない。しかし、ＬＳＩの開発段
階ではメモリマクロセルの性能を見極め、メモリ周りの
設計に反映させるという観点から、しばしばメモリマク
ロセル単体の速度性能や消費電力を実測する必要が生じ
る。

【０００４】具体的には、メモリマクロセル単体からな
るＬＳＩをＴＥＧ（Test Element Group）、すなわちメ
モリマクロセル性能評価用ＬＳＩとして試作して試験を
行うものとなる。この際、外部から信号を印加したり外
部に出力信号を引き出せるように、メモリマクロセルの
周辺に入出力バッファを設ける必要がある。

【０００５】図１１は従来のメモリマクロセル性能評価
用ＬＳＩを示す説明図であり、同図において、１は非同
期形のＳＲＡＭマクロセル、２は入力バッファ、４は出
力バッファ、Ａ０’，Ａ１’，Ａ２’，…はアドレス信
号、／ＷＥ’（ＷＥ’の反転論理）は書込み制御信号、
ＤＩ’は入力データ、ＤＯ’は出力データである。書込
み制御信号／ＷＥ’は、書込み時に「ＬＯＷ」レベルと
する必要があり、書込みサイクルが連続する場合、一旦
「ＨＩＧＨ」レベルに復帰させる必要がある。

【０００６】ＳＲＡＭマクロセル１のアドレス入力節点
Ｔ_A0，Ｔ_A1，Ｔ_A2，…、書込み制御信号入力節点Ｔ_WE、
およびデータ入力節点Ｔ_DIには入力バッファ２がそれぞ
れ配設され、データ出力節点Ｔ_DOには出力バッファ４が
配設される。実際には、図１２に示すようなタイムチャ
ートに基づいて試験が行われる。図１２は従来のメモリ
マクロセル速度性能評価時のタイムチャートであり、チ
ェッカーパターンと呼ばれる試験パターンの先頭部分を
示している。

【０００７】まず、先頭番地（０番地）から順次アドレ
スをインクリメントしながら、データとして「０」およ
び「１」を交互に書込んだ後、書込み制御信号／ＷＥ’
を「ＨＩＧＨ」レベルに固定しておき、書込んだデータ
を先頭番地から順次読出して期待値と照合することによ
り評価を行うものとなる。ここで、テストサイクル時間
（すなわちテスト周波数の逆数）がある程度長い場合に
は、期待どおりの結果が得られるが、テストサイクル時
間を短くするに連れて、ＳＲＡＭマクロセル１内でデー
タの書込み不良あるいは読出し不良が発生し、期待どお
りの結果が得られなくなる。

【０００８】すべての読出しサイクルにおいて、読出し
たデータと期待値とが一致した場合をパス（合格）と定
義し、これ以外をフェイル（不合格）と定義した場合、
テストサイクル時間を変化させて前述の試験を実施し、
読出したデータと期待値との照合結果がパスからフェイ
ルに転じたときのテストサイクル時間が、速度性能から
見たＳＲＡＭマクロセル１の動作限界となる。

【０００９】このようなメモリマクロセルの試験では、
ＬＳＩテスタなどを用いてアドレス信号Ａ０’，Ａ
１，’Ａ２’，…や入力データＤＩ’の各種信号を発生
させるものとなっており、被試験デバイス（以下、ＤＵ
Ｔ:Device Under Testという）となるメモリマクロセル
性能評価用ＬＳＩをＬＳＩテスタに接続するには、信号
の伝送路となるケーブルが必要となる。試験環境にも依
存するが、通常、この種のケーブルには１００ｐＦ程度
の大きな寄生容量が存在する。

【００１０】また、メモリマクロセル性能評価用ＬＳＩ
では、電源電圧依存性を評価できるように、電源電圧い
っぱいに信号振幅をとりうるＣＭＯＳインターフェース
の入出力バッファが用いられる。したがって、メモリマ
クロセル性能評価用ＬＳＩの入出力信号は、１００ｐＦ
の負荷を速やかに充放電する必要があり、これに要する
時間がテストサイクル時間の限界を決定する要因となっ
ていた。なお、ＬＳＩテスタの性能やメモリマクロセル
性能評価用ＬＳＩの出力バッファの構成にも依存する
が、一般的には、テストサイクル時間の最小値は１０ｎ
ｓ程度が限界となっていた。

【００１１】

【発明が解決しようとする課題】したがって、このよう
な従来のメモリマクロセル性能評価用ＬＳＩでは、ＬＳ
Ｉテスタとの間を結ぶケーブルの寄生容量と信号周波数
（図１２では最も周波数の高い書込み制御信号／ＷＥ’
の周波数）とから、テストサイクル時間の限界が決定さ
れるものとなり、より高速動作を行うメモリマクロセル
の試験を行うことが不可能であった。さらに、テストサ
イクル時間は、出力バッファの応答時間にも制限され、
正味のアクセス時間が１０ｎｓ以下となるような高速な
メモリマクロセルについては、入出力バッファが応答で
きなくなってＬＳＩテスタによる計測が不可能となると
いう問題点があった。本発明はこのような課題を解決す
るためのものであり、高速動作を行うメモリマクロセル
の性能をより安定して正確に評価することができるメモ
リマクロセル性能評価用ＬＳＩを提供することを目的と
している。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために、本発明によるメモリマクロセル性能評価用Ｌ
ＳＩは、任意の入力バッファの代わりに配設され、ＬＳ
Ｉ外部から供給された位相の異なる複数のタイミング信
号に基づいて各タイミング信号より高い周波数の信号で
あってメモリマクロセルの動作制御に必要な所定の信号
を出力する信号発生手段と、メモリマクロセルからの読
出しデータを示す出力データ信号をＬＳＩ外部にバッフ
ァ出力する出力バッファとメモリマクロセルとの間に設
けられ、出力データ信号をサンプリングして保持出力す
る保持手段とを備えるものである。

【００１３】また、メモリマクロセルへの書込みデータ
を示す入力データ信号をバッファ出力する入力バッファ
とメモリマクロセルとの間に配設され、ＬＳＩ外部から
パラレルで供給された入力データ信号をシリアルの入力
データ信号に変換してメモリマクロセルに出力するパラ
レル／シリアルデータ変換手段を備えるものである。ま
た、保持手段の代わりに、出力データ信号をＬＳＩ外部
にバッファ出力する出力バッファとメモリマクロセルと
の間に設けられ、メモリマクロセルからの読出しデータ
を示すシリアルの出力データ信号をパラレルの出力デー
タ信号に変換して出力するシリアル／パラレル変換手段
を備えるものである。

【００１４】

【作用】したがって、信号発生手段により、ＬＳＩ外部
から供給された位相の異なる複数のタイミング信号に基
づいて、各タイミング信号より周波数が高い信号が生成
され、この信号に基づいてメモリマクロセルの動作制御
が行われ、また保持手段により、メモリマクロセルから
の出力データ信号がサンプリングされ、所定のタイミン
グで出力バッファを介してＬＳＩ外部に出力される。

【００１５】また、パラレル／シリアルデータ変換手段
により、ＬＳＩ外部からパラレルで供給された入力デー
タ信号がシリアルの入力データ信号に変換され、メモリ
マクロセルに入力される。また、シリアル／パラレル変
換手段により、メモリマクロセルから出力されたシリア
ルの出力データ信号がパラレルの出力データ信号に変換
され、ＬＳＩ外部に出力される。

【００１６】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例であるメモリマクロセ
ル性能評価用ＬＳＩのブロック図であり、同図におい
て、１は非同期形のＳＲＡＭマクロセル、２はＳＲＡＭ
マクロセル１のアドレス入力節点Ｔ_A0，Ｔ_A1，Ｔ_A2…お
よびデータ入力節点Ｔ_DIに配設された入力バッファ、４
はＳＲＡＭマクロセル１のデータ出力節点Ｔ_DOに配設さ
れた出力バッファである。

【００１７】また、３は複数のタイミング信号Ｓ_WE-1〜
Ｓ_WE-4に基づいて書込み制御信号／ＷＥを発生させる書
込み制御信号発生回路（信号発生手段）、５はＳＲＡＭ
マクロセル１から読出された読出しデータをサンプリン
グ制御信号φ_SPのタイミングに基づいて保持し出力する
レジスタ（保持手段）である。特に、書込み制御信号発
生回路３は、図２に示すように、３つＮＡＮＤゲート６
から構成されており、この論理回路の論理式は、 ／ＷＥ＝（Ｓ_WE-1）・（Ｓ_WE-2）＋（Ｓ_WE-3）・（Ｓ
_WE-4） である。

【００１８】タイミング信号Ｓ_WE-1〜Ｓ_WE-4は、図３に
示すような、異なるタイミングを有する制御信号であ
り、ＬＳＩテスタ（図示せず）から独立したケーブルを
介して図１に示したメモリマクロセル性能評価用ＬＳＩ
に供給される。この場合、前述の論理式からもわかるよ
うに、タイミング信号Ｓ_WE-1とＳ_WE-2とがともに「ＨＩ
ＧＨ」レベルの期間、またはタイミング信号Ｓ_WE-3とＳ
_WE-4とがともに「ＨＩＧＨ」レベルの期間に、書込み制
御信号／ＷＥとして「ＨＩＧＨ」レベルが出力され、他
の期間には「ＬＯＷ」レベルが出力される。

【００１９】したがって、図３に示すように、５０％の
デューティ比を有する同一周波数の信号であって位相が
１／４周期づつずれたタイミング信号Ｓ_WE-1〜Ｓ_WE-4を
ＬＳＩテスタから供給することにより、書込み制御信号
／ＷＥを１テストサイクルにつき４回変化させることが
でき、各タイミング信号Ｓ_WE-1〜Ｓ_WE-4の周波数より高
い周波数の書込み制御信号／ＷＥを生成することが可能
となる。これにより、ＬＳＩテスタとの間のケーブルに
出力される信号の周波数を緩和することが可能となり、
ケーブルの寄生容量に起因するテストサイクル時間の限
界が改善される。

【００２０】次に、図４を参照して、本発明の動作を説
明する。図４は、図１に示したメモリマクロセル性能評
価用ＬＳＩの動作を示すタイミングチャートであり、特
にチェッカーパターンと呼ばれる試験パターンの最初の
部分を示している。前述（図３参照）のように、タイミ
ング信号Ｓ_WE-1〜Ｓ_WE-4に基づいて書込み制御信号発生
回路３により、１／２テストサイクルに１周期の書込み
制御信号／ＷＥが生成される。

【００２１】これに合わせて、先頭番地（０番地）から
順次アドレスＡ０，Ａ１，Ａ２，…を１／２テストサイ
クルごとにインクリメントしながら、入力データＤＩを
１／２テストサイクルごとに「０」および「１」交互に
変化させてＳＲＡＭマクロセル１に書込む。しかる後、
書込み制御信号／ＷＥを「ＨＩＧＨ」レベルに固定して
おき、書込んだデータを先頭番地から順次読出して期待
値と照合することにより評価を行うものとなる。

【００２２】この場合、アドレスの変化に応じて１テス
トサイクル当たり２回読出し動作を行うことになり、デ
ータ出力節点Ｔ_DOから出力される出力データも２回変化
する。したがって、サンプリング制御信号φ_SPの位相を
制御して、１テストサイクルに２回変化する出力データ
のうちのいずれか前後をサンプリングしてレジスタ５で
保持するとともに、データ出力の間隔をテストサイクル
時間に整合させて出力バッファ４から出力データＤ０を
出力する。

【００２３】このようにして、サンプリングされた一方
の出力データを順次期待値と照合するとともに、サンプ
リング制御信号φ_SPの位相を制御して、前回サンプリン
グされなかった他方の出力データをサンプリング出力し
て順次期待値と照合することにより評価を行うものとな
る。これにより、従来と比較して同一周波数の信号によ
り２倍の速度で、非同期形のＳＲＡＭマクロセル１への
書込み／読出しを実施することができ、より高速動作を
行うメモリマクロセルに対しても性能評価を行うことが
可能となる。

【００２４】次に、本発明の第２の実施例として、同期
形のＳＲＡＭマクロセルへ適用した場合について説明す
る。図５は本発明の第２の実施例であるメモリマクロセ
ル性能評価用ＬＳＩのブロック図であり、同図におい
て、前述の説明（図１参照）と同じまたは同等部分には
同一符号を付してある。

【００２５】図５において、１’は同期形のＳＲＡＭマ
クロセル、３’は複数のタイミング信号Ｓ_CK-1〜Ｓ_CK-4
に基づいてクロック信号ＣＫを発生させるクロック信号
発生回路（信号発生手段）である。また、Ｔ_WEは書込み
制御信号／ＷＥが入力されるＳＲＡＭマクロセル１’の
書込み制御信号入力節点、Ｔ_CKはクロック信号ＣＫが入
力されるＳＲＡＭマクロセル１’のクロック信号入力節
点である。

【００２６】前述の第１の実施例との相違点は、メモリ
マクロセルが非同期形から同期形に代わったことであ
り、特に同期形のＳＲＡＭマクロセル１’には書込み／
読出し動作の同期を確保するクロック信号ＣＫの入力節
点Ｔ_CKが設けられている。クロック信号発生回路３’
は、図２で示した論理回路から構成されており、５０％
のデューティ比を有する同一周波数の信号であって、位
相が１／４周期づつずれたタイミング信号Ｓ_CK-1〜Ｓ
_CK-4をＬＳＩテスタから供給することにより、１テスト
サイクルにつき４回変化するクロック信号ＣＫが生成さ
れる。

【００２７】図６は、図５に示したメモリマクロセル性
能評価用ＬＳＩの動作を示すタイミングチャートであ
り、特にチェッカーパターンと呼ばれる試験パターンの
最初の部分を示している。ＬＳＩテスタから供給された
タイミング信号Ｓ_CK-1〜Ｓ_CK-4に基づいて、クロック信
号発生回路３’によりクロック信号ＣＫが生成される。

【００２８】これに合わせて、書込み制御信号／ＷＥを
「ＬＯＷ」レベルに固定するとともに、先頭番地（０番
地）から順次アドレスＡ０，Ａ１，Ａ２，…を１／２テ
ストサイクルごとにインクリメントしながら、入力デー
タＤＩを１／２テストサイクルごとに「０」および
「１」交互に変化させる。これにより、クロック信号Ｃ
Ｋの立ち上がりエッジに同期して、アドレス信号Ａ０，
Ａ１，…、書込み制御信号／ＷＥ、および入力データＤ
ＩがＳＲＡＭマクロセル１’に取り込まれ、入力データ
ＤＩがＳＲＡＭマクロセル１’に書込まれる。

【００２９】しかる後、書込み制御信号／ＷＥを「ＨＩ
ＧＨ」レベルに固定しておき、書込んだデータを先頭番
地から順次読出して期待値と照合することにより評価を
行うものとなる。読出し動作は、書込み制御信号／ＷＥ
が「ＨＩＧＨ」レベルに固定される点以外、前述の書込
み動作と同様であり、次のクロック信号ＣＫの立ち上が
りでデータ出力節点Ｔ_DOからデータが出力される（例え
ば、電子通信情報学会 技術研究報告 IDC94-96 柴田
ほか「低電力同期形ＲＡＭマクロセル」など）。

【００３０】このようにして、メモリマクロセルからデ
ータを順次読出して、サンプリング制御信号φ_SPにより
レジスタ５で一方の出力データをサンプリング保持し、
これを順次期待値と照合するとともに、サンプリング制
御信号φ_SPの位相を制御して、前回サンプリングされな
かった他方の出力データＴ_DOをサンプリング出力して順
次期待値と照合することにより評価を行うものとなる。
これにより、従来と比較して同一周波数の信号により２
倍の速度で、同期形のＳＲＡＭマクロセル１’へのテス
トデータの書込み／読出しを実施することができ、より
高速動作を行うメモリマクロセルに対しても性能評価を
行うことが可能となる。

【００３１】次に、本発明の第３の実施例として、同期
形のＳＲＡＭマクロセルへ適用した他の例について説明
する。図７は本発明の第３の実施例であるメモリマクロ
セル性能評価用ＬＳＩのブロック図であり、同図におい
て、前述の説明（図５参照）と同じまたは同等部分には
同一符号を付してある。

【００３２】図７において、９はパラレル（並列的）に
供給された入力データＤＩ１，ＤＩ２をクロック信号Ｃ
Ｋに基づいて所定の順序で出力するパラレル／シリアル
データ変換器、１０はＳＲＡＭマクロセル１’から読出
されたデータをクロック信号ＣＫに基づいて出力データ
ＤＯ１，ＤＯ２として並列的に出力するシリアル／パラ
レルデータ変換器である。前述の第２の実施例との相違
点は、ＬＳＩテスタとの間で入力データおよび出力デー
タをパラレルでやり取りするようにした点である。

【００３３】実際には、ＬＳＩテスタからパラレルに供
給された入力データＤＩ１，ＤＩ２は、パラレル／シリ
アルデータ変換器９で保持されて、クロック信号ＣＫに
応じてＤＩ１，ＤＩ２の順に読出され、ＳＲＡＭマクロ
セル１’のデータ入力節点Ｔ_DIに入力される。また、Ｓ
ＲＡＭマクロセル１’のデータ出力節点Ｔ_DOからシリア
ルで順に出力されたデータは、クロック信号ＣＫに応じ
てシリアル／パラレルデータ変換器１０で保持されて、
ＤＯ１，ＤＯ２に同時に出力される。

【００３４】前述した第２の実施例では、１テストサイ
クル当たり１ビットのデータしか出力することができ
ず、試験の安全性を保証するには出力データのサンプリ
ング位相を制御して同様の試験を繰り返す必要がある。
第３の実施例では、シリアル／パラレル変換器を用いる
ことにより、１テストサイクルで読出したすべてのデー
タをＬＳＩテスタに出力することができるので、ＬＳＩ
テスタでは複数ビット一括して期待値と照合することが
可能となり、試験に要する時間をより短縮することが可
能となる。

【００３５】なお、第３の実施例（図７参照）では、入
力バッファ２とＳＲＡＭマクロセル１’との間にパラレ
ル／シリアルデータ変換器９を配設した場合について説
明したが、これについては前述の図６のように入力デー
タＤＩをクロック信号ＣＫと同期させて入力するように
してもよく、この場合にはパラレル／シリアルデータ変
換器９が不要となる。

【００３６】以上の第１〜第３の実施例では、メモリマ
クロセルとしてＲＡＭ（ＳＲＡＭ）を用いた場合につい
て説明したが、メモリマクロセルとしてＲＯＭを用いた
場合でも前述と同様に実施することが可能である。ま
た、第１の実施例では書込み制御信号発生回路３を用い
て、一方、第２および第３の実施例ではクロック信号発
生回路３’を用いて、それぞれテストサイクル時間をメ
モリサイクル時間の２倍に緩和した。

【００３７】この技術思想を拡張し、第４の実施例とし
て、８つのタイミング信号から書込み制御信号／ＷＥや
クロック信号ＣＫを生成することにより、テストサイク
ル時間をメモリサイクル時間の４倍に緩和することが可
能となる。ただし、その際には、図２に示した４つのタ
イミング信号Ｓ_WE-1〜Ｓ_WE-4から書込み制御信号／ＷＥ
を生成する回路と同様の回路、すなわちアドレス信号発
生回路を、アドレスの最下位ビット（ＬＳＢ：Least Si
gnificant Bit ）であるアドレス信号Ａ０に適用する必
要がある。

【００３８】これと同様に、入力データＤＩについても
タイミング信号から生成する必要があるが、速度性能試
験に用いられるチェッカーパターンと呼ばれる試験パタ
ーンを正確に実現するには、若干の工夫が必要である。
ここで、チェッカーパターンについて説明する。一般
に、メモリセルアレイは、ＸおよびＹ方向に２次元的に
配置されたメモリセルから構成されている。

【００３９】チェッカーパターンを各メモリセルに書込
む場合には、図８に示すように、Ｙアドレスを最初
「０」に固定し、Ｘ方向に「０」と「１」とを順次交互
に書込んでいく。アレイの端まで書込が終わると、Ｘア
ドレスの０番地まで戻ってＹアドレスを１つだけインク
リメントし、Ｘ方向に「１」から交互に順次書き込む。
以下、Ｙアドレスの最上位まで同様の書込を繰り返すこ
とにより、各メモリセルには市松模様、すなわちチェッ
カーパターンに「０」と「１」が並ぶ。

【００４０】したがって、メモリセルがＸ方向に偶数個
（一般には２のべき乗個）並んでいるメモリセルアレイ
では、ＸアドレスおよびＹアドレスがともに変化する場
合、同じ極性の入力データを連続して生成する必要があ
る。第４の実施例では、データ入力節点Ｔ_DIに接続され
ているバッファ２の代わりに、図９に示すような前述の
機能を実現する入力データ発生回路を設けることにな
る。

【００４１】図９において、６はＮＡＮＤゲート、７は
ＮＯＲゲート、８はインバータである。最終段とその前
段のＮＡＮＤゲート６は、入力信号φ_SWにより制御され
るセレクタを構成しており、図１０に示すように、入力
信号φ_SWが「ＬＯＷ」から「ＨＩＧＨ」レベルに切り換
えられた場合、ＬＳＩテスタから供給された位相の異な
る制御信号Ｓ_DI-1〜Ｓ_DI-4から生成された「０，１，
０，１，…，１」の符号列から「１，０，１，０，…，
０」の符号列に切り換えられ、入力信号φ_SWが「ＨＩＧ
Ｈ」から「ＬＯＷ」レベルに切り換えられた場合、もと
の「０，１，０，１，…，１」の符号列に切り換えられ
る。

【００４２】なお、以上の第１〜第４の実施例では、テ
ストサイクル時間をメモリサイクル時間の２倍もしくは
４倍に緩和するようにした場合を例に説明したが、図２
に示したように、複数のタイミング信号から１つのタイ
ミング信号を発生する回路を、アドレスの最下位ビット
側から順次適用することにより、テストサイクル時間を
メモリサイクル時間の８倍以上に緩和することも可能で
ある。

【００４３】

【発明の効果】以上説明したように、本発明は、任意の
入力バッファの代わりに、ＬＳＩ外部から供給された位
相の異なる複数のタイミング信号に基づいて各タイミン
グ信号より高い周波数の信号であってメモリマクロセル
の動作制御に必要な所定の信号を出力する信号発生手段
を設けるとともに、出力データ信号をＬＳＩ外部にバッ
ファ出力する出力バッファとメモリマクロセルとの間
に、出力データ信号をサンプリングして保持出力する保
持手段を設けることにより、ＬＳＩ外部からケーブルを
介して供給される信号の周波数を上げることなく、メモ
リマクロセルの動作速度を上昇させるとともに、出力バ
ッファの応答時間に応じた速度で出力データをＬＳＩ外
部に出力することが可能となり、高速動作を行うメモリ
マクロセルの性能をより安定して正確に評価することが
可能となる。

【００４４】また、入力データ信号をバッファ出力する
任意の入力バッファとメモリマクロセルとの間にパラレ
ル／シリアルデータ変換手段を設けて、ＬＳＩ外部から
パラレルで入力データ信号を供給し、これをシリアルの
入力データ信号に変換してメモリマクロセルに入力する
ようにしたので、ＬＳＩ外部からケーブルを介して供給
される入力データ信号の周波数を上げることなく、メモ
リマクロセルの高速動作に見合った入力データ信号を供
給することが可能となる。

【００４５】また、保持手段の代わりに、シリアルの出
力データ信号をパラレルの出力データ信号に変換して出
力するシリアル／パラレル変換手段を設けて、メモリマ
クロセルから読出された出力データをパラレルの出力デ
ータに変換し、独立した複数のケーブルを介してＬＳＩ
外部に出力するようにしたので、メモリマクロセルの高
速動作により読出したデータを低い周波数でＬＳＩ外部
に出力することが可能となり、出力バッファの応答時間
にも制限されず、正味のアクセス時間が１０ｎｓ以下と
なるような高速なメモリマクロセルについても速度性能
評価を実施することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例によるメモリマクロブロッ
クの性能評価用ＬＳＩのブロック図である。

【図２】 書込み制御信号発生回路を示す説明図であ
る。

【図３】 書込み制御信号発生回路の動作を示すタイミ
ングチャートである。

【図４】 図１の性能評価用ＬＳＩの動作を示すタイミ
ングチャートである。

【図５】 本発明の第２の実施例によるメモリマクロセ
ル性能評価用ＬＳＩのブロック図である。

【図６】 図５の性能評価用ＬＳＩの動作を示すタイミ
ングチャートである。

【図７】 本発明の第３の実施例によるメモリマクロセ
ルの性能評価用ＬＳＩのブロック図である。

【図８】 チェッカーパターンの書込み動作を示す説明
図である。

【図９】 データ入力信号発生回路を示す説明図であ
る。

【図１０】 データ入力信号発生回路の動作を示すタイ
ミングチャートである。

【図１１】 従来のメモリマクロセル性能評価用ＬＳＩ
のブロック図である。

【図１２】 図１１の性能評価用ＬＳＩの動作を示すタ
イミングチャートである。

【符号の説明】

１…ＳＲＡＭマクロセル（非同期形）、１’…ＳＲＡＭ
マクロセル（同期形）、２…入力バッファ、３…書込み
制御信号発生回路（信号発生手段）、３’…クロック信
号発生回路（信号発生手段）、４…出力バッファ、５…
レジスタ（保持手段）、６…ＮＡＮＤゲート、７…ＮＯ
Ｒゲート、８…インバータ、９…パラレル／シリアルデ
ータ変換器、１０…シリアル／パラレルデータ変換器、
Ａ０，Ａ１，〜…アドレス信号、／ＷＥ…書込み制御信
号、ＣＫ…クロック信号、Ｓ_WE-1〜Ｓ_WE-4，Ｓ_CK-1〜Ｓ
_CK-4，Ｓ_DI-1〜Ｓ_DI-4…制御信号、ＤＩ，ＤＩ１，ＤＩ
２…入力データ信号、ＳＤＯ，ＤＯ１，ＤＯ２…出力デ
ータ信号、φ_SP…サンプリング制御信号、φ_SW…入力信
号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 性能評価の対象となるメモリマクロセル
   と、ＬＳＩ外部から供給された入力信号をメモリマクロ
   セルにバッファ出力する入力バッファと、メモリマクロ
   セルから出力される出力信号をＬＳＩ外部にバッファ出
   力する出力バッファとを有するメモリマクロセル性能評
   価用ＬＳＩにおいて、 任意の入力バッファの代わりに配設され、ＬＳＩ外部か
   ら供給された位相の異なる複数のタイミング信号に基づ
   いて前記各タイミング信号より高い周波数の信号であっ
   てメモリマクロセルの動作制御に必要な所定の信号を出
   力する信号発生手段と、 メモリマクロセルからの読出しデータを示す出力データ
   信号をＬＳＩ外部にバッファ出力する出力バッファとメ
   モリマクロセルとの間に設けられ、出力データ信号をサ
   ンプリングして保持出力する保持手段とを備えることを
   特徴とするメモリマクロセル性能評価用ＬＳＩ。
2. 【請求項２】 請求項１記載のメモリマクロセル性能評
   価用ＬＳＩにおいて、 メモリマクロセルへの書込みデータを示す入力データ信
   号をバッファ出力する入力バッファとメモリマクロセル
   との間に配設され、ＬＳＩ外部からパラレルで供給され
   た入力データ信号をシリアルの入力データ信号に変換し
   てメモリマクロセルに出力するパラレル／シリアルデー
   タ変換手段を備えることを特徴とするメモリマクロセル
   性能評価用ＬＳＩ。
3. 【請求項３】 請求項１または２記載のメモリマクロセ
   ル性能評価用ＬＳＩにおいて、 保持手段の代わりに、出力データ信号をＬＳＩ外部にバ
   ッファ出力する出力バッファとメモリマクロセルとの間
   に設けられ、メモリマクロセルからの読出しデータを示
   すシリアルの出力データ信号をパラレルの出力データ信
   号に変換して出力するシリアル／パラレル変換手段を備
   えることを特徴とするメモリマクロセル性能評価用ＬＳ
   Ｉ。