CN113702798A - 一种边界扫描测试方法、装置、设备、芯片及存储介质 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 16
- 238000010998 test method Methods 0.000 title abstract description 18
- 238000012360 testing method Methods 0.000 claims abstract description 221
- 238000000034 method Methods 0.000 claims abstract description 53
- 230000015654 memory Effects 0.000 claims description 34
- 238000004590 computer program Methods 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 238000013461 design Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 1
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
- G01R31/2815—Functional tests, e.g. boundary scans, using the normal I/O contacts
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Abstract
本申请实施例公开了一种边界扫描测试方法、装置、设备、芯片及存储介质，该方法包括：获取待测芯片的至少一个焊盘位置信息；根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
Description
技术领域
本申请涉及测试技术领域，尤其涉及一种边界扫描测试方法、装置、设备、芯片及存储介质。
背景技术
随着大规模集成电路(Integrated Circuit，IC)的出现，印制电路板制造工艺向小、微、薄发展，传统的测试治具(In Circuit Test，ICT)已经无法满足目前电路板产品的测试要求。由于芯片的引脚过多且芯片体积小，电路板的密度特别大，根本没有办法进行下探针测试。在这种情况下，联合测试行动组(Joint Test Action Group，JTAG)提出了一种新的测试技术，并且定义这种新的测试技术即边界扫描(Boundary Scan，BD-SCAN)测试法。
目前，电阻晶体管逻辑(Resistor Transistor Logic，RTL)的边界扫描是由前端工程师使用第三方工具创建的，而且边界扫描链的逻辑序列是随机的，与实际中焊盘(PAD)物理位置信息不匹配，也就意味着该时序路径为乱序，使得时序路径过长，从而延长了测试时间，增加了测试成本。
发明内容
本申请在于提出一种边界扫描测试方法、装置、设备、芯片及存储介质，通过优化时序路径，不仅可以降低测试复杂度，缩短测试时间，而且还可以降低测试成本。
本申请的技术方案是这样实现的：
第一方面，本申请实施例提供了一种边界扫描测试方法，该方法包括：
获取待测芯片的至少一个焊盘位置信息；
根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
第二方面，本申请实施例提供了一种边界扫描测试装置，该边界扫描测试装置包括获取单元、确定单元和测试单元；其中，
所述获取单元，配置为获取待测芯片的至少一个焊盘位置信息；
所述确定单元，配置为根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
所述测试单元，配置为基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
第三方面，本申请实施例提供了一种设备，该设备包括存储器和处理器；其中，
所述存储器，用于存储能够在所述处理器上运行的计算机程序；
所述处理器，用于在运行所述计算机程序时，执行如第一方面所述方法。
第四方面，本申请实施例提供了一种芯片，该芯片包括存储器和处理器；其中，
所述存储器，用于存储能够在所述处理器上运行的计算机程序；
所述处理器，用于在运行所述计算机程序时，使得安装有所述芯片的设备执行如第一方面所述方法。
第五方面，本申请实施例提供了一种计算机存储介质，该计算机存储介质存储有计算机程序，所述计算机程序被至少一个处理器执行时实现如第一方面所述的方法。
本申请实施例所提供的一种边界扫描测试方法、装置、设备、芯片及存储介质，通过获取待测芯片的至少一个焊盘位置信息；根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；基于所述逻辑时序，对所述待测芯片进行边界扫描测试。这样，根据所获取的至少一个焊盘位置信息确定边界扫描链的逻辑时序，可以使得边界扫描链的逻辑时序与焊盘的实际物理位置相匹配，用以优化时序路径，从而不仅能够降低测试复杂度，缩短测试时间，而且还能够降低测试成本。
附图说明
图1为相关技术方案提供的一种边界扫描链的时序应用示意图；
图2为本申请实施例提供的一种边界扫描测试方法的流程示意图；
图3为本申请实施例提供的另一种边界扫描测试方法的流程示意图；
图4为本申请实施例提供的一种边界扫描链的时序应用示意图；
图5为本申请实施例提供的一种端口控制逻辑的焊盘框架示意图；
图6A为相关技术方案提供的一种DFT时序路径示意图；
图6B为本申请实施例提供的一种DFT时序路径示意图；
图7A为相关技术方案提供的一种PCL体系的架构示意图；
图7B为本申请实施例提供的一种PCL体系的架构示意图；
图8为本申请实施例提供的一种边界扫描测试装置的组成结构示意图；
图9为本申请实施例提供的一种设备的具体硬件结构示意图；
图10为本申请实施例提供的一种芯片的具体硬件结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
在集成电路的设计和生产过程中，为了保证设备的高质量和高可靠性，需要对集成电路进行多种测试。目前，由联合测试行动组提出的边界扫描技术，采用IEEE1149.1-1990标准，也称为JTAG标准或边界扫描标准，该标准详细描述并规定了测试访问口和边界扫描体的体系结构，是一种边界扫描技术标准。其中，边界扫描技术是应用集成电路(Integrated Circuit，IC)边界的扫描链，进行扫描操作并对其进行观察和控制的测试技术。当前国内外器件生产厂商在集成电路设计和制造中都纷纷采用JTAG标准，把边缘扫描测试所需的硬件资源集成在芯片内，提供了边界扫描测试技术支持平台。
边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边界”是指测试电路被设置在集成电路器件逻辑功能电路的四周，位于靠近器件输入、输出和控制引脚的边界处。所谓“扫描”是指连接器件各输入、输出和控制引脚的测试电路实际上是一组串行移位寄存器，这种串行移位寄存器被叫做“扫描路径”，沿着这条路径可输入由“0”和“1”组成的各种编码，对电路进行“扫描”式检测，从输出结果判断其是否正确。这里，在每个将被测试的输入输出(Input Output，I/O)焊盘/引脚处附加一个边界扫描单元(Boundary Scan Cell，BSC)对芯片及其外围电路进行测试，BSC主要是由寄存器组成的，每个I/O焊盘处都有一个BSC。利用边界扫描测试技术可以有效地降低单板成本，提高测试质量，缩短产品研发周期，因此基于JTAG标准的边界扫描电路被广泛的集成电路所采用。
可以理解，端口控制逻辑(Pad Control Logic，PCL)是由多路复用器(Multiplexer，MUX)组成，而多路复用器逻辑可以在不同的功能和测试模式下控制芯片的I/O焊盘，目的为优化芯片的有限引脚数量，从而保证芯片所定义的正常功能以及所有测试模式所需的功能都等得以满足。
为了自动化PCL逻辑的创建，目前已经创建了一个脚本，可以使用单一源PIN列表(Pin List)文件作为输入，而且该文件描述了所有I/O焊盘以及能够在每种功能和测试模式下的编程信息。另外，基于I/O焊盘的端口控制和测试，这时候已经有一种重要的行业标准方法，即边界扫描(BD_SCAN)测试法。该边界扫描测试的目的是识别整个芯片生命周期内I/O单元缺陷和内部IC互连问题，包括有所有封装级别的制造测试、芯片调试和系统验证等。
具体来讲，针对电阻晶体管逻辑(Resistor Transistor Logic，RTL)的边界扫描链是由测试设计(Design For Test，DFT)前端工程师使用第三方工具创建的，而且该边界扫描链的逻辑序列是随机的，导致路由路径(routing path)是乱序的，如图1所示。
在图1的应用示例中，I/O焊盘包括有PAD_A、PAD_B、PAD_C、PAD_D和PAD_E，对应的边界扫描存在有BD_SCAN_A、BD_SCAN_B、BD_SCAN_C、BD_SCAN_D和BD_SCAN_E；由于关于I/O焊盘的PCL逻辑脚本是由后端工程师创建的，而边界扫描脚本是由前端工程师创建的，在PCL逻辑脚本和边界扫描脚本均创建完成后，再将边界扫描脚本插入到PCL逻辑脚本中；这时候的插入是没有规则或者顺序的，导致路由路径是乱序的，如图1所示加粗标记的连接线，这就意味着需要较长的时序路径、较多的缓冲区，而且后端工程师还很难进行路由。也就是说，目前的边界扫描技术存在有以下缺点：一方面，由于涉及到不同的团队(前端工程师团队和后端工程师团队)，导致存在有太多的切换，使得需要花费更多的时间来执行边界扫描测试；另一方面，边界扫描链的逻辑序列是随机的，它与焊盘的实际物理位置不匹配，即边界扫描是非物理感知的，导致在常开电源域中具有乱序的信号连接、较长的时序路径和较多的缓冲区等，从而延长了测试时间，增加了测试成本。
本申请实施例提供了一种边界扫描测试方法，通过获取待测芯片的至少一个焊盘位置信息；根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；基于所述逻辑时序，对所述待测芯片进行边界扫描测试。这样，根据所获取的至少一个焊盘位置信息确定边界扫描链的逻辑时序，可以使得边界扫描链的逻辑时序与焊盘的实际物理位置相匹配，用以优化时序路径，从而不仅能够降低测试复杂度，缩短测试时间，而且还能够降低测试成本。
下面将结合附图对本申请各实施例进行详细说明。
本申请的一实施例中，参见图2，其示出了本申请实施例提供的一种边界扫描测试方法的流程示意图。如图2所示，该方法可以包括：
S201：获取待测芯片的至少一个焊盘位置信息；
需要说明的是，该边界扫描测试方法应用于边界扫描测试装置，或者集成有边界扫描测试装置的待测芯片，该待测芯片可以设置在设备中。其中，设备可以是智能手机、平板电脑、掌上电脑、笔记本电脑、个人数字助理(Personal Digital Assistant，PDA)、便捷式媒体播放器(Portable Media Player，PMP)、导航装置、可穿戴设备、台式计算机等等，本申请实施例不作限定。
还需要说明的是，该边界扫描测试方法主要是应用在生产测试。在生产测试中，边界扫描测试技术是通过芯片I/O焊盘/引脚处附加一个边界扫描单元对芯片及其外围电路进行测试，利用边界扫描测试技术可以有效地降低单板成本，提高测试质量，缩短产品研发周期，使得边界扫描技术已成为成熟的DFT技术，可以作为DFT的主要手段。近年来，越来越多的芯片具有边界扫描功能，在单板DFT设计时，通过增加边界扫描测试能够对芯片焊盘的连通性进行故障诊断和故障定位。
在本申请实施例中，对于待测芯片来说，每一焊盘的物理位置顺序是固定的，为了优化边界扫描链的逻辑时序，可以首先获取待测芯片的至少一个焊盘位置信息，以便后续确定边界扫描链的逻辑时序。
S202：根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
需要说明的是，在得到至少一个焊盘位置信息之后，可以根据这至少一个焊盘位置信息来确定边界扫描链的时序路径，用以获得边界扫描链的逻辑时序。例如，针对PAD_A、PAD_B、PAD_C、PAD_D和PAD_E等焊盘位置信息，可以确定出边界扫描链的逻辑时序为PAD_A->PAD_B->PAD_C->PAD_D->PAD_E。
S203：基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
还需要说明的是，在确定出边界扫描链的逻辑时序之后，可以根据该逻辑时序对待测芯片进行边界扫描测试；这样能够使得边界扫描链的逻辑时序与焊盘的实际物理位置相匹配，从而优化了边界扫描链的时序路径，导致该时序路径不再是乱序或者随机的，进而缩短测试时间，降低了测试成本。
这里，边界扫描测试是通过在待测芯片的每个I/O焊盘处附加一个BSC以及一些附加的测试控制逻辑实现的，而BSC主要是由寄存器组成的。每个BSC有两个数据通道：一个是测试数据通道，测试数据输入(Test Data Input，TDI)、测试数据输出(Test Data Output，TDO)；另一个是正常数据通道，正常数据输入(Normal Data Input，NDI)、正常数据输出(Normal Data Output，NDO)。在正常工作状态下，输入和输出数据可以自由通过每个BSC，正常工作数据从NDI进，从NDO出。在测试状态下，可以选择数据流动的通道：对于输入的IC引脚，可以选择从NDI或从TDI输入数据；对于输出的IC引脚，可以选择从BSC输出数据至NDO，也可以选择从BSC输出数据至TDO。
示例性地，为了测试两个设备引脚的连通性，首先将第一设备某个输出测试引脚的BSC置为高或低电平，输出至NDO，然后让第二设备的输入测试引脚来捕获从引脚输入的NDI值，再通过测试数据通道将捕获到的数据输出至TDO，对比测试结果，即可快速准确的判断这两引脚是否连接可靠。
本实施例提供了一种边界扫描测试方法，通过获取待测芯片的至少一个焊盘位置信息；根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；基于所述逻辑时序，对所述待测芯片进行边界扫描测试。这样，根据所获取的至少一个焊盘位置信息确定边界扫描链的逻辑时序，可以使得边界扫描链的逻辑时序与焊盘的实际物理位置相匹配，用以优化时序路径，从而不仅能够降低测试复杂度，缩短测试时间，而且还能够降低测试成本。
本申请的另一实施例中，参见图3，其示出了本申请实施例提供的另一种边界扫描测试方法的流程示意图。如图3所示，该方法可以包括：
S301：确定待测芯片的测试信息；其中，所述测试信息为包含边界扫描测试的端口控制逻辑测试信息；
需要说明的是，这里的测试信息具体是指测试脚本，本申请实施例不再单独生成边界扫描脚本(BD_SCAN RTL)，而是在将其合并到端口控制逻辑脚本的生成流程中，以得到待测芯片的测试信息。具体地，在一些实施例中，所述确定所述待测芯片的测试信息，可以包括：
根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息；
将所述至少一个焊盘对应的新端口控制逻辑测试信息确定为所述待测芯片的测试信息。
这里，将包含边界扫描测试的端口控制逻辑测试信息称为新端口控制逻辑测试信息，即新端口控制逻辑测试信息包含有边界扫描测试信息。
也就是说，在端口控制逻辑脚本的生成过程中，同时将边界扫描脚本合并到该端口控制逻辑脚本的生成流程中，如此可以同时获得边界扫描脚本和端口控制逻辑脚本。
进一步地，在一些实施例中，所述根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息，可以包括：
基于所述至少一个焊盘位置信息，将每一焊盘位置信息的边界扫描测试信息对应写入每一焊盘的端口控制逻辑测试信息中，生成每一焊盘对应的新端口控制逻辑测试信息，以得到所述至少一个焊盘对应的新端口控制逻辑测试信息。
需要说明的是，针对每一焊盘的边界扫描脚本，可以对应写入该焊盘的端口控制逻辑脚本中，不再单独生成边界扫描脚本；这样，在测试过程中，边界扫描测试可以是基于每一焊盘位置信息顺序进行的，而不再是乱序的。也就是说，在大多数焊盘放置稳定之前，我们可以使用焊盘放置的位置信息重新执行关于BD_SCAN RTL再生的端口控制逻辑脚本生成流程。在这种情况下，RTL中的BD_SCAN测试的扫描链序列与实际的焊盘位置相匹配；而且由于仅是BD_SCAN的内部更改，此更改不影响其他集成电路测试。
示例性地，参见图4，其示出了本申请实施例提供的一种边界扫描链的时序应用示意图。如图4所示，I/O焊盘仍然包括有PAD_A、PAD_B、PAD_C、PAD_D和PAD_E，对应的边界扫描存在有BD_SCAN_A、BD_SCAN_B、BD_SCAN_C、BD_SCAN_D和BD_SCAN_E；在图4中，针对每一焊盘的边界扫描脚本对应包含在该焊盘的端口控制逻辑脚本中，即BD_SCAN_A包含在焊盘PAD_A对应的PCL逻辑脚本中，BD_SCAN_B包含在焊盘PAD_B对应的PCL辑脚本中，BD_SCAN_C包含在焊盘PAD_C对应的PCL辑脚本中，BD_SCAN_D包含在焊盘PAD_D对应的PCL辑脚本中，BD_SCAN_E包含在焊盘PAD_E对应的PCL辑脚本中，从而使得边界扫描测试可以按照焊盘位置信息(PAD_A->PAD_B->PAD_C->PAD_D->PAD_E)的顺序执行，如图4所示加粗标记的连接线。
S302：执行所述测试信息，控制所述待测芯片根据所确定的逻辑时序进行边界扫描测试。
需要说明的是，根据待测芯片的至少一个焊盘位置信息，可以确定出边界扫描链的逻辑时序，该逻辑时序即是边界扫描测试时的执行顺序，能够避免如图1所示乱序的时序路径。这样，在得到测试信息(即测试脚本)后，可以执行该测试脚本，以控制待测芯片能够根据该逻辑时序进行边界扫描测试，从而缩短了时序路径，降低了测试时间，并且由于时序路径的缩短，还能够降低所需的驱动能力，也就减少了所需的缓冲区等。
本申请实施例中，在得到焊盘位置信息后，可以将其保存在预设表中。具体地，在一些实施例中，在获取待测芯片的至少一个焊盘位置信息之后，该方法还可以包括：
将所述至少一个焊盘位置信息保存至预设表；其中，所述预设表至少包括焊盘与焊盘位置信息之间的对应关系；
相应地，所述根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息，包括：
根据所述预设表，生成所述至少一个焊盘对应的新端口控制逻辑测试信息。
这里，预设表可以是指前述的PIN列表，即Pin List。这样，可以将待测芯片的至少一个焊盘位置信息保存至预设表中，使得预设表除了包括有焊盘以及能够在每种功能和测试模式下的编程信息之外，该预设表还包括有焊盘与焊盘位置信息之间的对应关系，从而根据该预设表，能够生成至少一个焊盘对应的新端口控制逻辑脚本(即包含有边界扫描测试的端口控制逻辑脚本)。
也就是说，在本申请实施例中，PCL生成流程将创建具有实际的端口放置顺序的BD_SCAN RTL，其边界扫描链的序列如图4所示；这时候不再需要第三方工具，而且也不需要单独创建BD_SCAN RTL。
进一步地，在一些实施例中，该方法还可以包括：
将边界扫描单元设置在端口控制逻辑单元与输入输出端口单元之间。
也就是说，边界扫描单元需要放置在端口控制逻辑单元(PCL逻辑单元)与输入输出端口单元(I/O端口单元)之间。这里，边界扫描单元主要用于实现对待测芯片至少一个焊盘的边界扫描，端口控制逻辑单元主要用于实现对所述待测芯片至少一个焊盘的端口逻辑控制。
示例性地，参见图5，其示出了本申请实施例提供的一种端口控制逻辑的焊盘框架示意图。如图5所示，该框架可以包括PCL控制单元501、第一PCL_PAD单元(PCL_NEW_PAD1)502和第X PCL_PAD单元(PCL_NEW_PADx)503；其中，PCL控制单元501内包括有寄存器(Register)，而PCL控制单元501还可以和多个PCL_PAD单元(比如第一PCL_PAD单元502和第X PCL_PAD单元503等)连接，而每一个PCL_PAD单元内包括有端口控制逻辑单元、边界扫描单元和I/O端口单元等；这里，端口控制逻辑单元可以由多路复用器(Multiplexer)组成，边界扫描单元即为BD_SCAN单元，I/O端口单元即是指焊盘框架(PAD FRAME)，也就是说，BD_SCAN单元位于Multiplexer和PAD FRAME之间。还需要注意的是，如果预设表(pin list)中设置有监控标识(monitor flag)，这时候需要仅建立连接；如果设置有边界扫描标识(boundary scan flag)，那么边界扫描需要实例化。
如此，在本申请实施例中，通过使用PCL并包括BD_SCAN的边界扫描测试方法，可以解决时序挑战和时序路径优化等，即能够优化时序路径和工程师的工作量。具体地，可以降低每个迭代周期的时间，比如1名高级集成工程师能够降低1～2周时间，1名验证工程师能够降低2～3周时间，2名前端工程师能够降低2～3周时间，而且在边界扫描链上可节省的缓冲区将超过10000个。
进一步地，本申请实施例还给出了DFT时序路径优化的方案。对于PCL多路复用器，基于DFT规则的DFT路径具有更高的优先级，此时的时序路径与如图6A所示的时序路径流程类似。对于实际用例，功能路径(functional path)中时序应该是关键的，因此我们对RTL的时序路径进行了优化，如图6B所示，可以匹配时序优化的DFT规则。具体地，在图6A中，将功能路径和测试模式1路径作为第一个多路复用器的输入，而其他个多路复用器，比如第i个多路复用器，则是将第i-1个多路复用器的输出和测试模式i路径作为输入的，i为大于1且小于或等于n的整数；在6B中，在图6A的基础上增加了测试模式路径选择模块和第n+1个多路复用器，测试模式路径选择模块可以进行测试模式路径选择，然后将功能路径和测试模式路径选择模块的输出作为第n+1个多路复用器的输入。这样，将图6A和图6B进行比较，几乎(n-1)多路复用器均可以保存为功能时序路径，n是一些焊盘背后的测试模式。如果n＝16为最坏情况，那么在待测芯片上的多路复用器不足300个时，可以减少约(16-1)*50ps＝750ps的路径延迟。
进一步地，本申请实施例还给出验证流程优化的方案。PCL多路复用器可覆盖一个顶层连通性检查测试用例和一个模块级正式测试用例，这两个用例由PCL生成流程自动生成的。具体地，如果采用图7A所示的PCL体系的架构示例，该PCL体系的架构包括有四层，第一层为全芯片(full chip)701，第二层包括有焊盘(PAD)702、包装类(WRAPPER)703和其他(OTHERS)704；第三层包括有边界扫描(BD_SCAN)705和中央处理器(Central ProcessingUnit，CPU)+互联网协议群(Internet Protocol Suite，IPs)706，第四层包括有PCL多路复用器(PCL_MUX)707和模块(MODULES)708；这时候将需要2-3天进行PCL验证。而采用图7B所示的PCL体系的架构示例，该PCL体系的架构包括有三层，第一层仍为full chip 701，第二层优化为CPU+IPs 706和OTHERS 704；第三层优化为包括PCL_MUX、BD_SCAN及PAD 709和MODULES 708；这时候PCL验证的时间较长。也就是说，如果PCL在顶层设计上没有变化，只需要重新运行顶层连通性检查用例，它具有非常稳定、快速等特点，从而实现了验证流程的优化。
本实施例提供了一种边界扫描测试方法，通过上述实施例对前述实施例的具体实现进行了详细阐述，从中可以看出，基于前述实施例的技术方案，根据所获取的至少一个焊盘位置信息确定边界扫描链的逻辑时序，可以使得边界扫描链的逻辑时序与焊盘的实际物理位置相匹配，用以优化时序路径，从而不仅能够减少工程师的工作量，降低所需的缓冲区数量，而且还能够降低测试复杂度，同时达到缩短测试时间和降低测试成本的目的。
本申请的又一实施例中，基于前述实施例相同的发明构思，参见图8，其示出了本申请实施例提供的一种边界扫描测试装置80的组成结构示意图。如图8所示，该边界扫描测试装置80可以包括获取单元801、确定单元802和测试单元803；其中，
获取单元801，配置为获取待测芯片的至少一个焊盘位置信息；
确定单元802，配置为根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
测试单元803，配置为基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
在一些实施例中，确定单元802，还配置为确定所述待测芯片的测试信息；其中，所述测试信息为包含边界扫描测试的端口控制逻辑测试信息；
测试单元803，具体配置为执行所述测试信息，控制所述待测芯片根据所述逻辑时序进行边界扫描测试。
在一些实施例中，参见图8，边界扫描测试装置80还可以包括生成单元804，配置为根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息；其中，所述新端口控制逻辑测试信息包含边界扫描测试信息；
确定单元802，具体配置为将所述至少一个焊盘对应的新端口控制逻辑测试信息确定为所述待测芯片的测试信息。
在一些实施例中，生成单元804，具体配置为基于所述至少一个焊盘位置信息，将每一焊盘位置信息的边界扫描测试信息对应写入每一焊盘的端口控制逻辑测试信息中，生成每一焊盘对应的新端口控制逻辑测试信息，以得到所述至少一个焊盘对应的新端口控制逻辑测试信息。
在一些实施例中，参见图8，边界扫描测试装置80还可以包括保存单元805，配置为将所述至少一个焊盘位置信息保存至预设表；其中，所述预设表至少包括焊盘与焊盘位置信息之间的对应关系；
生成单元804，还配置为根据所述预设表，生成所述至少一个焊盘对应的新端口控制逻辑测试信息。
在一些实施例中，参见图8，边界扫描测试装置80还可以包括设置单元806，配置为将边界扫描单元设置在端口控制逻辑单元与输入输出端口单元之间。
可以理解地，在本实施例中，“单元”可以是部分电路、部分处理器、部分程序或软件等等，当然也可以是模块，还可以是非模块化的。而且在本实施例中的各组成部分可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
所述集成的单元如果以软件功能模块的形式实现并非作为独立的产品进行销售或使用时，可以存储在一个计算机可读取存储介质中，基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或processor(处理器)执行本实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
因此，本实施例提供了一种计算机存储介质，该计算机存储介质存储有计算机程序，所述计算机程序被至少一个处理器执行时实现前述实施例中任一项所述的边界扫描测试方法的步骤。
本申请的再一实施例中，基于上述边界扫描测试装置80的组成以及计算机存储介质，参见图9，其示出了本申请实施例提供的设备90的具体硬件结构示意图。如图9所示，设备90可以包括处理器901，处理器901可以从存储器中调用并运行计算机程序，以实现前述实施例中任一项所述的边界扫描测试方法。
可选地，如图9所示，设备90还可以包括存储器902。其中，处理器901可以从存储器902中调用并运行计算机程序，以实现前述实施例中任一项所述的边界扫描测试方法。
其中，存储器902可以是独立于处理器901的一个单独的器件，也可以集成在处理器901中。
可选地，如图9所示，设备90还可以包括收发器903，处理器901可以控制该收发器903与其他设备进行通信，具体地，可以向其他设备发送信息或数据，或接收其他设备发送的信息或数据。
其中，收发器903可以包括发射机和接收机。收发器903还可以进一步包括天线，天线的数量可以为一个或多个。
可选地，该设备90具体可为前述实施例所述的智能手机、平板电脑、掌上电脑、笔记本电脑、台式计算机等设备，或者集成有前述实施例中任一项所述边界扫描测试装置80的设备。这里，并且该设备90可以实现本申请实施例的各个方法中所述的相应流程，为了简洁，在此不再赘述。
本申请的再一实施例中，基于上述边界扫描测试装置80的组成以及计算机存储介质，参见图10，其示出了本申请实施例提供的芯片100的具体硬件结构示意图。如图10所示，芯片100可以包括处理器1001，处理器1001可以从存储器中调用并运行计算机程序，以实现前述实施例中任一项所述的边界扫描测试方法。
可选地，如图10所示，芯片100还可以包括存储器1002。其中，处理器1001可以从存储器1002中调用并运行计算机程序，以实现前述实施例中任一项所述的边界扫描测试方法。
其中，存储器1002可以是独立于处理器1001的一个单独的器件，也可以集成在处理器1001中。
可选地，该芯片100还可以包括输入接口1003。其中，处理器1001可以控制该输入接口1003与其他设备或芯片进行通信，具体地，可以获取其他设备或芯片发送的信息或数据。
可选地，该芯片100还可以包括输出接口1004。其中，处理器1001可以控制该输出接口1004与其他设备或芯片进行通信，具体地，可以向其他设备或芯片输出信息或数据。
可选地，该芯片100可应用于前述实施例所述的设备，并且该芯片可以实现本申请实施例的各个方法中所述的相应流程，为了简洁，在此不再赘述。
应理解，本申请实施例提到的芯片还可以称为系统级芯片，系统芯片，芯片系统或片上系统芯片等，比如调制解调器芯片或者调制解调器芯片组等。
需要说明的是，本申请实施例的处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
还需要说明的是，本申请实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double DataRate SDRAM，DDRSDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步链动态随机存取存储器(Synchronous link DRAM，SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，DRRAM)。应注意，本申请描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
可以理解地，本申请描述的这些实施例可以用硬件、软件、固件、中间件、微码或其组合来实现。对于硬件实现，处理单元可以实现在一个或多个专用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、数字信号处理器(Digital Signal Processing，DSP)、数字信号处理设备(DSP Device，DSPD)、可编程逻辑设备(Programmable LogicDevice，PLD)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)、通用处理器、控制器、微控制器、微处理器、用于执行本申请所述功能的其它电子单元或其组合中。对于软件实现，可通过执行本申请所述功能的模块(例如过程、函数等)来实现本申请所述的技术。软件代码可存储在存储器中并通过处理器执行。存储器可以在处理器中或在处理器外部实现。
本领域普通技术人员可以意识到，结合本申请中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种边界扫描测试方法，其特征在于，所述方法包括：
获取待测芯片的至少一个焊盘位置信息；
根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
确定所述待测芯片的测试信息；其中，所述测试信息为包含边界扫描测试的端口控制逻辑测试信息；
相应地，所述对所述待测芯片进行边界扫描测试，包括：
执行所述测试信息，控制所述待测芯片根据所述逻辑时序进行边界扫描测试。
3.根据权利要求2所述的方法，其特征在于，所述确定所述待测芯片的测试信息，包括：
根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息；其中，所述新端口控制逻辑测试信息包含边界扫描测试信息；
将所述至少一个焊盘对应的新端口控制逻辑测试信息确定为所述待测芯片的测试信息。
4.根据权利要求3所述的方法，其特征在于，所述根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息，包括：
基于所述至少一个焊盘位置信息，将每一焊盘位置信息的边界扫描测试信息对应写入每一焊盘的端口控制逻辑测试信息中，生成每一焊盘对应的新端口控制逻辑测试信息，以得到所述至少一个焊盘对应的新端口控制逻辑测试信息。
5.根据权利要求3所述的方法，其特征在于，在所述获取待测芯片的至少一个焊盘位置信息之后，所述方法还包括：
将所述至少一个焊盘位置信息保存至预设表；其中，所述预设表至少包括焊盘与焊盘位置信息之间的对应关系；
相应地，所述根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息，包括：
根据所述预设表，生成所述至少一个焊盘对应的新端口控制逻辑测试信息。
6.根据权利要求1至5任一项所述的方法，其特征在于，所述方法还包括：
将边界扫描单元设置在端口控制逻辑单元与输入输出端口单元之间。
7.一种边界扫描测试装置，其特征在于，所述边界扫描测试装置包括获取单元、确定单元和测试单元；其中，
所述获取单元，配置为获取待测芯片的至少一个焊盘位置信息；
所述确定单元，配置为根据所获取的至少一个焊盘位置信息，确定边界扫描链的逻辑时序；
所述测试单元，配置为基于所述逻辑时序，对所述待测芯片进行边界扫描测试。
8.根据权利要求7所述的边界扫描测试装置，其特征在于，所述确定单元，还配置为确定所述待测芯片的测试信息；其中，所述测试信息为包含边界扫描测试的端口控制逻辑测试信息；
所述测试单元，具体配置为执行所述测试信息，控制所述待测芯片根据所述逻辑时序进行边界扫描测试。
9.根据权利要求7所述的边界扫描测试装置，其特征在于，所述边界扫描测试装置还包括生成单元，配置为根据所述至少一个焊盘位置信息，生成至少一个焊盘对应的新端口控制逻辑测试信息；其中，所述新端口控制逻辑测试信息包含边界扫描测试信息；
所述确定单元，具体配置为将所述至少一个焊盘对应的新端口控制逻辑测试信息确定为所述待测芯片的测试信息。
10.根据权利要求9所述的边界扫描测试装置，其特征在于，所述生成单元，具体配置为基于所述至少一个焊盘位置信息，将每一焊盘位置信息的边界扫描测试信息对应写入每一焊盘的端口控制逻辑测试信息中，生成每一焊盘对应的新端口控制逻辑测试信息，以得到所述至少一个焊盘对应的新端口控制逻辑测试信息。
11.根据权利要求9所述的边界扫描测试装置，其特征在于，所述边界扫描测试装置还包括保存单元，配置为将所述至少一个焊盘位置信息保存至预设表；其中，所述预设表至少包括焊盘与焊盘位置信息之间的对应关系；
所述生成单元，还配置为根据所述预设表，生成所述至少一个焊盘对应的新端口控制逻辑测试信息。
12.根据权利要求7至11任一项所述的边界扫描测试装置，其特征在于，所述边界扫描测试装置还包括设置单元，配置为将边界扫描单元设置在端口控制逻辑单元与输入输出端口单元之间。
13.一种设备，其特征在于，所述设备包括存储器和处理器；其中，
所述存储器，用于存储能够在所述处理器上运行的计算机程序；
所述处理器，用于在运行所述计算机程序时，执行如权利要求1至6任一项所述方法。
14.一种芯片，其特征在于，所述芯片包括存储器和处理器；其中，
所述存储器，用于存储能够在所述处理器上运行的计算机程序；
所述处理器，用于在运行所述计算机程序时，使得安装有所述芯片的设备执行如权利要求1至6任一项所述方法。
15.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序被至少一个处理器执行时实现如权利要求1至6任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010443719.8A CN113702798A (zh) | 2020-05-22 | 2020-05-22 | 一种边界扫描测试方法、装置、设备、芯片及存储介质 |
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| CN202010443719.8A CN113702798A (zh) | 2020-05-22 | 2020-05-22 | 一种边界扫描测试方法、装置、设备、芯片及存储介质 |
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Family
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| CN202010443719.8A Withdrawn CN113702798A (zh) | 2020-05-22 | 2020-05-22 | 一种边界扫描测试方法、装置、设备、芯片及存储介质 |
Country Status (1)
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| CN (1) | CN113702798A (zh) |
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