KR100495456B1 - 마스터및슬레이브를가진플립플롭을포함하는전자회로및이의테스트방법 - Google Patents

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Abstract

플립플롭은 버퍼를 통해 상호 연결된 마스터 및 슬레이브를 갖는다. 상기 마스터는 입력에서 출력으로의 신호 경로 외부에 위치한 인버터를 가지며, 그에 따라 상기 마스터는 IDDQ-테스트 및 동작시 필요한 구동력을 제공한다. 이러한 구조는 당해 플립플롭에 다른 회로가 추가되지 않고도 IDDQ-테스팅이 가능하게 해주며 신호 경로에서의 전달 지연을 감소시킨다.

Description

마스터 및 슬레이브를 가진 플립플롭을 포함하는 전자 회로 및 이의 시험 방법
본 발명은 첨부된 도면을 참조하여 예시적인 방식으로 더욱 상세히 설명된다.
제 1 도는 종래 기술의 플립플롭의 도면.
제 2도는 단방향 연결부를 갖는 플립플롭의 도면.
제 3 도는 최적화된 신호 경로 및 단방향 연결부를 갖는 플립플롭의 도면.
제 4도는 연결된 플립플롭의 도면.
도면에 있어서, 유사하거나 대응하는 특징부에는 동일 도면 부호를 기입한다.
양호한 실시예
제 1 도는 전형적인 플립플롭(102)을 갖는 전자 회로(100)의 도면이다. 플립플롭(102)은 단상 클록 마스터-슬레이브 플립플롭이다. 플립플롭(102)은 입력(D)에 접속된 전송 게이트(TG1)와, 인버터들(104, 106)과 전송 게이트(TG2)로 구성되는 마스터와, 전송 게이트(TG3), 및 인버터들(108, 110)과 전송 게이트(TG4)로 구성된 슬레이브를 포함한다. 전송 게이트들(TG1 내지 TG4)은 클록 제어된다.
클록 신호가 로우(low)일 때, 전송 게이트들(TG1, TG4)은 도통되고 전송 게이트들(TG2, TG3)은 차단되며, 클록 신호가 하이(high)일 때 전송 게이트(TG2, TG3)는 도통되고 전송 게이트들(TG1, TG4)은 차단된다. 클록이 로우일 때, 마스터(104/106/TG2)는 슬레이브(108/110/TG4)가 미리 수신된 데이터를 유지하는 동안 입력(D)으로부터 데이터를 수신한다. 클록 신호가 하이로 될 때, 마스터(104/106/TG2)는 입력(D)으로부터 데이터를 수신하지 않으며, 슬레이브(108/110/TG4)는 마스터(104/106/TG2)에 의해 공급된 새로운 데이터를 수신하게 된다. 결함이 없는 플립플롭에서, 슬레이브(108/110/TG4)는 마스터(104/106/TG2)로부터 수신된 데이터와 일치하는 상태를 취한다.
전원 단자 VDD(도시 안됨) 또는 전원 단자 VSS(도시 안됨)와, 슬레이브(108/110/TG4)내의 절점(S1)간에 저저항 브리지 결함이 있고, 스턱-엣 1 폴트(stuck-at 1 fault) 또는 스턱-엣 0 폴트(stuck-at 1 fault)를 각각 야기하는 것으로 가정한다. 클록의 포지티브 전이(positive transition)시에, 전송 게이트들(TG1, TG4)은 도통 상태에서 차단 상태로 변화하며, 전송 게이트들(TG2, TG3)은 차단 상태로부터 도전 상태로 변화한다. 절점(m2)은 이 순간까지 전송 게이트(TG4)를 통해 절점(Q)에 의해 구동되어 왔던 구동 절점(S1)을 구동하기 시작한다. 절점 m2의 입력은 절점 m1에 의해 결정된다. 전송 게이트(TG1)가 턴오프되고 전송 게이트(TG2)가 턴온되기 때문에, 절점 m1 그 자체는 전이 페이즈를 경험한다. 따라서, 절점(m1)은 제한된 구동 능력을 갖는다. 결함이 없는 경우, 한 쌍의 백-투-백(back-to-back) 인버터들을 통해 포지티브 피드백은 플립플롭(102)이 이러한 전이 페이즈를 지나가도록(ride through) 한다. 이제, 브리지 결함으로 인해, 절점(S1)은 VDD 또는 VSS로 일정하게 구동된다. 만일, 절점(s1)에서의 저저항 브리지 결함이 있다면, 결함의 구동 능력은 절점(m2)의 구동 능력보다 훨씬 강하다. 결과적으로, 마스터(104/106/TG2)는 전송 게이트(TG3)를 통한 구동 결함에 의해 오버라이트된다. 그 동작은 SRAM 셀 내에서 실행된 기록 동작과 유사하다. 정상 상태에서, 전류가 흐르지 않으며, 따라서, 결함은 공지된 IDDQ 시험 기법으로는 검출되지 않는다. 유사하게, 슬레이브(108/110/TG4)내에는 IDDQ 측정을 통해 검출되지 않은 또 다른 브리지 및 게이트 산화물 결함이 있을 수도 있다. 감지가능한 IDD 시험을 실행하기 위해, 유럽 특허출원 제0 633 530호에서 설명된 마와 같이 플립플롭(102)에 투명성을 부여하기 위해 독립된 CLOCK 및 CLOCK-BAR 제어를 위한 추가 회로가 필요하다. 상술한 결함의 전압 검출은 회로 레벨 파라미터 및 관측 요구에 따른다.
제 2 도는 플립플롭에 부가된 또 다른 회로를 부가할 것을 필요로 하지 않는 IDDQ-시험에 적합한 플립플롭(202)을 가진 전자 회로(200)의 도면이다. 기능적으로 플립플롭(202)은 상술한 아카타 회로에 해당한다. 도, 제 1 도를 참조하여 설명된 바와 같이, 절점(S1)에서 브리지 결함이 있는 것으로 한다. 마스터(104/106/TG2)가 결함에 의해 오버라이트가 되지 않으면, 슬레이브(108/110/TG4)에서의 브리지 결함은 IDDQ 시험에 의해 검출 가능하다. 마스터(104/106/TG2)가 오버라이트되지 않을 때, 논리적 모순은 유지된다. 이것은 마스터(104/106/TG2)와 슬레이브(108/110/TG4) 간의 연결을 단방향으로 함으로써 달성될 수 있다. 제 1도의 플립플롭(102)에서, 이 연결은 양방향성인 전송 게이트 TG3에 의해서만 이루어짐을 주목하라. 마스터와 슬레이브간의 단방향 연결부는, 예컨대, 제 2 도에 도시된 바와 같이, 노드 m2와 전송 게이트 TG3 사이의 추가 인버터(204)에 의해 이루어진다. 입력(D)이 로우 논리로 유지되고 클록도 로우인 것인 것으로 가정하자. 그 때 노드 m4 또한 로우 논리이다. 이어서, 클록이 하이 논리로 전환된다. 클록의 변화는 전송 게이트 TG3이 도통을 시작하도록 한다. 그 결과, 논리적 모순이 인버터(204)에 의해 로우 논리로 구동되는 노드 m4와 브리지 결함에 의해 하이 논리로 구동되는 노드 S1 사이에서 발생된다. 이 모순은 클록이 하이 논리인 한 유지된다. 이 클록 상태 동안, mA 정도의 검출 가능한 크기의 정지 전류가 VDD 전원 단자로부터 노드 S1을 거쳐 인버터 204 내지 VSS로 흐른다.
제 2 도에서 출력 신호 Q 및 Q-BAR의 극성이 각각 인버터들(110 및 108)의 출력으로부터 취해졌을 때 제 1 도 출력 신호들의 극성과 비교하여 변화된다. 출력 신호 Q는 노드 S1, 즉 전송 게이트 TG3과 인버터(108) 사이로부터 취해질 수 있다.
플립플롭(202)은 입력 D로부터 출력 Q(또는 Q-BAR)로의 신호 경로에서 직렬로 배치된 인버터들(104 및 204)을 갖는다. 인버터(204)가 슬레이브(108/110/TG4)를 제어하는 구동력을 제공하므로, 인버터(104)는 전달 지연(propagation delay)을 나타내지만 이 신호 경로 내에 존재할 필요는 없다. 임계적인 지연 상태를 처리하기 위해, 플립플롭(202)의 구조는 전달 지연이 현저하게 감소되도록 변화된다.
제 3 도는 변형된 구성을 가진 플립플롭(202)을 갖는 회로(300)를 도시한 도면이다. 마스터(104/106/TG2)에서, 인버터들(104 및 106)은 모두 노드 m2 와 노드 m1 사이의 피드백 경로에 삽입된다. 시험은 플립플롭(302)의 전달 지연이 플립플롭(202)에 대해 약 30% 만큼 감소됨을 보여준다. 플립플롭(302)의 전달 지연 및 셋-업 시간의 합은 플립플롭(202)에 대해 약 20% 감소되며, 플립플롭(102)과 동일하다.
제 4 도는 직렬인 플립플롭들(402와 404)을 가진 회로(400)의 다이어그램이다. 플립플롭들(402와 404)은 플립플롭(302)의 확장 버전(extended-version)이고, 인버터들(406 및 402)의 입력들은 각각 플립플롭들(402 및 404)의 슬레이브의 출력에 연결된다. 인버터(406)는 플립플롭(404)의 입력 D에 연결된 출력을 갖는다. 플립플롭들(402 및 404)의 마스터 및 슬레이브는 동일한 구조를 가짐을 주목하여라. 예컨대, 플립플롭(402)은 마스터의 출력에 접속된 인버터(204)와 슬레이브의 출력에 접속된 인버터(406)를 갖는다. 플립플롭(402)의 슬레이브와 플립플롭(404)의 마스터 사이의 연결에 있어서, 인버터(406)는 동일 플립플롭(402)의 마스터의 슬레이브 사이에서의 인버터(204)와 동일한 역할을 한다. 따라서, 인버터(406)는 플립플롭(404)의 마스터에서의 스턱-엣 폴트의 IDDQ 검출을 가능하게 한다.
플립플롭의 이득-대역폭 곱(product)은 준안정 상태로부터 플립플롭이 얼마나 빨리 회복하는지를 나타내는 척도이다 플립플롭의 이득-대역폭 곱을 개선하기 위해 여러 파라미터들(예를 들면, 임계 전압들, 트랜지스터 종횡비들, 기판 도핑)이 최적화될 수 있다. 제한된 트랜지스터 크기를 가진 플립플롭의 이득-대역폭 곱이 회로의 내부 및 외부 노드들의 충방전시 관련된 RC 시간을 감소시키므로써 개선될 수 있다. 그러므로, 플립플롭(302)의 준안정 동작은 플립플롭(202)의 준안정 동작 보다 양호할 것으로 기대된다. 전송 게이트들 대용의 클록 인버터의 사용에 의한 플립플롭 및 래치의 준안정성의 개선이 보고 되었다. 그러나, 비교적 큰 트랜지스터 카운트 및 감소된 최대 토글 레이트(toggle rate)로 인해, 이러한 구현은 논리 설계자들에게 인기가 없다. 더욱이, 셋-업 시간과 홀드 시간 사이의 윈도우는 준안정 윈도우로 지칭될 수 있다. 이 윈도우에서 데이터 변화에 대한 플립플롭 의 동작은 한정되지 않는다. 그러므로, 이 윈도우에서의 데이터의 변화는 준안정 상태에 이르게 된다. 이 윈도우의 폭은 로버스트(robust)한 플립플롭에 대한 장점의 척도(a figure of merit)가 될 수 있다. 플립플롭들(202 및 302)이 종래의 플립플롭(102) 보다 짧은 셋업 시간 및 홀드 시간을 가지므로, 플립플롭들(202 및 302)은 종래의 플립플롭(102)에 비교했을 때 본질적으로 작은 준안정성 윈도우를 갖는다. 요컨대, IDDQ 시험 가능한 플립플롭(302)은 고성능 플립플롭 구조에 대한 우수한 대안을 제공한다.
제 1 내지 3 도는 각각 적어도 하나의 플립플롭(102, 202 및 302)을 구비한 회로(100, 200 및 300)를 도시한다. 집적 디지털 또는 하이브리드 회로는 전형적으로 수천 개의 플립플롭을 포함한다. 도면을 간단히 하기 위해, 단지 1 개의 플립플롭만이 상세히 표현되었다. 더욱이, 제 1 내지 4 도는 기능적인 표현들로만 인버터를 도시한다. NAND 게이트 및 NOR 게이트와 같은 다른 반전 논리 게이트들이 대신 사용될 수 있음을 이해해야 한다.
발명의 분야
본 발명은 제어 가능한 연결부를 통해 상호 접속되는 마스터 및 슬레이브를 갖는 적어도 하나의 플립플롭을 구비하는 전자 회로를 시험하는 방법에 관한 것으로서, 이 방법은 이 플립플롭을 정전류 시험(quiescent current testing)을 포함한다. 본 발명은 또한 이와 같은 플립플롭을 갖는 회로에 관한 것이다.
배경기술
스태틱 플립플롭(static flipflop)은 디지털 CMOS 집적 회로들의 설계에서 중요한 기본적 토대(building block)가 된다. 전형적인 CMOS 집적 회로는 수천 개의 플립플롭들을 포함할 수 있다 전형적인 마스터-슬레이브 플립플롭은 전송 게이트를 통해 상호 접속되는 마스터 래치 및 슬레이브 래치를 구비한다. 이 래치들의 각각은 데이터를 기록하고 이 데이터를 래치하기 위해 각각의 부가적인 전송 게이트를 포함한다. 이 플립플롭의 연산적인 사용에 있어서, 마스터 및 슬레이브는 전송 게이트들의 상보적인 제어에 의해 데이터를 수신 또는 저장하도록 교대로 인에이블됨으로써, 플립플롭의 출력으로부터 입력을 기능적으로 비접속시키도록 한다.
CMOS에 제조되는 것과 같은 스태틱 플립플롭들 모두는 스턱-엣 폴트(stuck-at faults)들을 초래하는 특정 브리지 결함(bridging defect)들이 특별한 설비(provision)없이 IDDQ-시험이라고도 하는 정전류 측정을 통해 검출될 수 없다는 동일한 문제점을 공유하고 있다. 브리지 결함들은 수율 손실을 초래하는 가장 중요한 하나의 제조 결함-케메커니즘으로 간주된다. IDDQ-시험으로 이와 같은 결함들의 검출을 가능하게 하기 위해서는 시험 용이성(testability) 측정을 위한 특별한 설계가 필요하다. IDDQ-시험은 불린(Boolean) 시험의 품질을 개선시키는 보충적 시험으로 인식되고 있으며, 전문가들 사이에서는 IDDQ-시험 기술을 이용하여 달성된 품질은 그 외의 다른 시험 방법과는 필적될 수 없다는 것이 주된 견해이다.
본 출원인이 출원한 유럽 특허출원 제0,633,530호(PHN14,520)는 순서 논리 회로를 조합 논리 회로로 변환시키는 것을 제안하고 있다. 이 변환은 브리지 결함들 및 오픈 결합들을 검출하기 위해 IDDQ-시험 기술을 이용하여 주사 체인 회로(scan chain circuitry) 및 플립플롭 회로를 시험할 수 있도록 한다. 조합 논리 회로로 역으로 변환될 수 있는 플립플롭의 능력은 시험 복잡도를 크게 감소시키고 고장 검출률(fault coverage)을 실질적으로 개선시킨다. 기본적으로, 조합 논리 회로로의 변환은 플립플롭을 투명(transparent)하게 한다. 결함에 의해 발생되는 논리적 모순(logical conflict)은 플립플롭의 데이터 입력에 의해 확인된다. 전체 플립플롭 체인을 투명하게 함으로써 시험 복잡도가 급격히 감소된다.
상술한 유럽 특허출원 제0,633,530호에 기재된 시험 방법에서, 마스터 및 슬레이브는 동시에 인에이블되어 논리 조합형이 되게 하며, 따라서 IDDQ 시험하는데 적합하게 된다. 이 변환을 투명한 상태로 하기 위해서는 부가적인 회로가 필요하다. 예를 들어 이 부가 회로는 클록 신호 및 그 논리적인 상보 신호의 독립적인 제어를 제공한다. 이러한 형태는 각각 플립플롭에 대한 2개의 클록 라인들(dual clock lines)을 필요로 하며 비용을 증대시키고 클록 신호 및 이 상보 신호간의 적절한 타이밍 관계가 전체 회로를 통해서 보장되어야만 하기 때문에, 설계의 타이밍 임계도(timing criticality)에 영향을 미친다. 순서 회로를 조합 회로로 역으로 변환시키는 수단의 보다 상세한 내용 및 대안적인 방식에 관해서는 상술한 유럽 특허출원 제0,633,530호가 참조된다.
발명의 목적
본 발명의 목적은 특히 시험 복잡도 및 비용을 더욱 감소시키는 것이다. 또한, 본 발명의 다른 목적은 보다 적은 부가 회로를 사용하면서 플립플롭들의 IDDQ 시험험을 가능하게 하는 것이다.
발명의 요약
이러한 목적을 위해, 본 발명은 서두에 규정된 바와 같은 시험 방법을 제공하며, 이 방법은, 제어 가능한 연결부가 단방향(unidirectional)인 플립플롭에 대해 정전류 시험을 적용하는 것을 포함하는 것을 특징으로 하며, 이 정전류 시험은 마스터에서 슬레이브로 클록 제어된 데이터 전송 후 정전류를 결정하는 것을 포함하는 것을 특징으로 한다.
유럽 특허출원 제0,633,530호에 언급된 방법에 따르면 플립플롭을 투명하게 하지 않으면 마스터-슬레이브 플립플롭에서 특정 저-저항 브리지 결함들은 IDDQ-시험에 의해 검출될 수 없다. 그러나, 이 방법은 투명성을 위해 부가적인 회로를 필요로 한다. 본 발명은 특히 마스터와 슬레이브 간의 연결부가 단방향이라면 플립플롭 또는 플립플롭의 체인들을 반드시 투명하게 할 필요가 없다는 것에 기초한 것이다.
제어 가능한 연결부는 통상적으로 전송 게이트에 의해 구현된다. 그러나, 이러한 마스터와 슬레이브 간의 양방향(bi-directional) 통로는 마스터로부터 슬레이브로의 데이터 전송 중에 예를 들어 슬레이브에서의 브리지 결함에 의해 마스터를 오버라이트(overwrite)할 수 있다. 이 오버라이트는 전이적 페이즈(transitory phase) 동안 전압 모순의 결과로 발생하고, 정전류 상태에서는 검출되지 않는다. 본 발명자는 마스터와 슬레이브 간의 제어 가능한 연결부가 시험 동안 적어도 단방향이라면, 전압 모순은 마스터의 데이터에 영향을 미치지 않고 지속되어 IDDQ-시험에 의해 검출될 수 있다는 것을 발견하였다.
버퍼 회로를 통해 연결되는 마스터 및 슬레이브를 갖는 플립플롭은 아카타(Akata)에 허여된 미국 특허 제5,189,315호에 공지되어 있다. 버퍼 회로는 슬레이브의 바람직하지 않는 영향으로부터 마스터를 차단시키고, 이 플립플롭을 버퍼링되지 않는(un-buffered) 플립플롭들에서 달성될 수 있는 것보다 더 높은 클록 속도들에 대해 적합하도록 한다. 그러나 이 종래 기술은 IDDQ 기술의 이용은 물론, 이와 같은 회로의 시험 용이성(testability)에 대해서도 다루지 않는다. 본 발명은 마스터 및 슬레이브 간의 단방향성 연결부를 갖는 플립플롭은 정전류 방법을 이용하여 시험되는데 매우 적합하다는 사실을 인식한다.
단방향성 연결부는 양방향성 스위치와 직렬인 버퍼 회로를 구비한다. 예를 들어, 버퍼 회로는 종래 CMOS형 인버터이고 스위치는 종래 전송 게이트이다. 또한, 단방향성 연결부는 마스터에 접속된 제 1 입력, 슬레이브에 접속된 출력 및 인에이블용 제어 입력을 갖는 버퍼를 구비한다. 적절한 인에이블 및 디스에이블은 전송 게이트를 제어와 동일한 기능을 갖는다. 스위치된 인버터(switched-inverter)가 버퍼로서 사용될 수 있다.
완성을 위해서 제이. 유. 홀스트만 등에 의한 1989년 2월, IEEE의 반도체 회로지, 제 24 권 1 호, 146-157 페이지 제 13(b) 도에서의 "이론 및 실험적인 CMOS ASIC 플립-플롭의 준안정 동작"("Metastability Behavior of CMOS ASIC Flip-Flops in Theory and Test", J.U.Horstman et al., IEEE Journal of Solid state Circuit, Vol. 24. No.1, Febr. 1989, pp. 146-157, notably Fig.13(b))이 참조된다. 이러한 참조 문헌에는 준안정성(metastability)을 감소시키기 위해 상용의 전송 게이트 대신에 마스터-슬레이브 플립플롭 전체에 걸쳐 사용된 스위칭 인버터들을 나타내고 있다. 스위칭 인버터는 상보적으로 클록 제어된 트랜지스터를 통해 전원 단자들 간에 접속된 종래의 CMOS 인버터이다. 마스터와 슬레이브간의 연결부뿐만 아니라, 마스터 및 슬레이브내의 스위치들도 이러한 스위칭 인버터로 구성된다. 그러나, 본 발명에 있어서, 마스터와 슬레이브간의 연결부만이 단방향이며, 마스터 및 슬레이브는 각각 양방향-스위치로 구성되는 것이 바람직하다. 스위칭 인버터들로 인해, 종래 기술의 설계는 본 발명의 회로보다 더 많은 추가의 트랜지스터 및 클록 제어 탭을 필요로 한다. 또한, 이러한 종래 기술은 시험 용이성을 언급하지 않았다.
상술한 바와 같이, 발명자는 단방향 연결부에서의 버퍼의 구동 능력은 플립플롭 동작 시에 중요한 역할을 한다는 것을 인식했다. 구동 능력은 IDDQ 검출 가능한 결함에 의해 야기된 전압 모순의 경우 정지 전류를 유지하며, 정상 동작 사용동안 슬레이브를 오버라이트할 수 있다. 따라서, 발명자는 시험 및 동작 사용에 관련된 것은 마스터의 구동 능력이 아닌 버퍼의 구동 능력으로 인식했다. 따라서, 단방향 연결부를 갖는 플립플롭내의 전송 지연을 감소시키기 위해, 마스터의 인버터는 플립플롭의 입력과 출력간의 신호 경로 밖에 위치시키는 것이 좋다. 상술한 아카타(Akata) 플립플롭에 있어서, 신호 경로는 마스터 인버터를 포함하며, 이로써, 과잉의 불필요한 전송 지연을 가한다. 본 발명에 따라, 마스터는 제 1 및 제 2 인버터를 포함하며, 제 1 인버터는 단방향 연결부에 접속된 입력 및 제 2 인버터의 입력에 접속된 출력을 갖는다.

Claims (4)

  1. 제어 가능한 연결 수단(204)을 통해 상호 접속된 마스터(master;303) 및 슬레이브(slave;304)를 갖는 적어도 하나의 플립플롭(300)을 갖는 전자 회로를 시험하는 방법으로서,
    상기 방법은, 상기 플립플롭(300)의 정지 전류 시험 단계(quiescent current testing)를 포함하고,
    상기 제어 가능한 연결 수단(204)은 적어도 시험 동안 단방향(unidirectional)이며,
    상기 정지 전류 시험 단계는 상기 마스터(303)로부터 상기 슬레이브(304)로 의 클록-제어된 데이터 전달(clock-controlled data transfer) 후 정지 전류를 결정하는 단계를 포함하는 것을 특징으로 하는, 전자 회로 시험 방법.
  2. 제어 가능한 단방향 연결 수단(204)을 통해 상호 접속된 마스터(303) 및 슬레이브(304)를 갖는 플립플롭(300)을 포함하는 전자 회로로서,
    상기 마스터(303)와 상기 슬레이브(304)의 각각은 각각의 양방향 스위치(bi-directional switch)(TG1,TG2)와 (TG3,TG4)를 각각 가지며, 상기 마스터(303)는 제 1 인버터(104) 및 제 2 인버터(106)를 포함하는, 상기 전자 회로에 있어서,
    상기 제 1 인버터의 입력은 상기 단방향 연결 수단(204)에 접속되는 것을 특징으로 하는, 전자 회로.
  3. 제 2 항에 있어서,
    상기 단방향 연결 수단(204)은 버퍼를 포함하는, 전자 회로.
  4. 제 2 항에 있어서,
    상기 슬레이브(304)가 제 3 인버터(108) 및 제 4 인버터(110)를 포함하며, 상기 제 3 인버터(108)의 입력은 상기 단방향 연결 수단(204)에 접속되며, 상기 플립플롭(300)은 상기 제 3 인버터(108)의 입력과 상기 단방향 연결 수단(204)에 접속된 입력을 갖는 출력 버퍼(406)를 포함하는, 전자 회로.
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