JPH03278148A - キャッシュ・メモリ内蔵ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャッシュ・メモリ内ＭＬＳＩに関し、特に
ＬＳＩの内蔵するキャッシュ・メモリの有効性維持を実
現する回路に関する。

〔従来の技術〕

従来、ＣＭ内蔵ＬＳＩは、アドレス・モニタリングに必
要なバス山分のＭＡを有し、ＭＭＡをパラレルに入力し
ていた。

たとえば、実施例１と同一構成２容量をもつキャッシュ
・メモリをもつ従来技術のＣＭ内蔵ＬＳＩの特に０Ｍ２
０９のモニタリング機能部である第４図を参照すると、
モニタリング・アドレスはＣＭ２Ｏ９のセット・エント
リ・デコードに用いるＭＡＳ１０４と、ＣＭから出力さ
れるＴＧ１０７と比較するためのＭＡＴｌ、０５をパラ
レルに入力できるよう外部端子を有していた。この場合
のＣＭ内蔵ＬＳＩを使用した情報処理装置の構成例は、
第９図のようにＭＭＡ５０４のうちＭＭＡ（３１−２）
の３０ビツトをＭＡとして前記従来のＣＭ内蔵ＬＳＩに
入力することになる。

〔発明が解決しようとする課題〕

上述したＣＭ内蔵のＬＳＩでは、ＭＡとしてＣＭがカバ
ーするアドレス空間分のＭＭＡをパラレルに入力してい
たため、通常では （ＭＭＡのビット数）−（ＣＭのブロック化に必要なア
ドレス・ビット数） の数だけＭＡをパラレルに入力していたので、ＬＳＩ全
体の端子数が増加していた。

〔課題を解決するための手段〕

モニタリンクに必要なＭＭＡをＣＭ内蔵ＬＳＩの内蔵Ｃ
Ｍのセット・アドレス部とタグ・アドレス部に時分割し
供給するためのＭＡと、前記分割されたＭＡをそれぞれ
保持するためのラッチをＣＭ内蔵ＬＳＩに設定する。

すなわち、上述した従来のＣＭ内蔵ＬＳＩがモニタリン
グに必要なアドレスをパラレルに入力していたのに対し
、本発明のＣＭ内蔵ＬＳＩはＭＡをマルチプレックスし
時分割的に前記ＣＭ内蔵のＬＳＩに入力する機能を実現
することにより、ＬＳＩ全体の端子数を削減できる。

〔実施例〕

次に、本発明について図面を用いて説明する。

第１図は、本発明第１．第２．第４の請求範囲を１ウエ
イ・セット・アソシアティブ方式のキャッシュ・メモリ
に実施した一例の０Ｍ部の特にモニタリング機能部分の
ブロック図であり、物理アドレス２の３２乗バイト（以
降４ギガ・バイトまたはＳＧＢと称す）、４バイトを１
ブロツクとし、ＳＥ数１０２４でセット・アドレス巾１
０ビット、ＴＧ巾２０ビット、キャッシュ容量４キロ・
バイトのＣＭを内蔵したＬＳＩを想定している。

ＣＭ２Ｏ９は、キャッシュ・データ部２０１゜ＶＢ２０
２．アドレス・ダグ部２０３を有している。

ＭＡＩＯＩは、本実施例の場合Ｏビット必要となり各ビ
ットを１９−０と番号付けし、以降ＭＡ（１９−０）１
０１または単にＭＡ１’０１と記す。

同様にＳＥテコード用子アドレス以降ＭＡＳと称す）を
ＭＡＳ（９−０）１０４または単にＭＡＳ１０４、ＴＧ
比較用アドレス（以降ＭＡＴと称す）をＭＡＴ（１９−
０）または単にＭＡＴ　１０５と記す。ここで、ＭＡＳ
（９−０）１０４は東線ＭＡ（１９−０）１０１の内９
−０ビット部分、つまりＭＡ（９−０）であり、ＭＡＴ
（１９−０）１０５はＭＡ（１９−０）に等しい。ＭＡ
Ｓ１０４は、ＭＡＳＶ１０２がイネーブル時にＭＡＳラ
ッチ（以降ＭＡＳＬと称す）２０８にラッチされ、セッ
ト・エントリ・デコーダ（以降５ＥＤＥＣと称す）２０
４に入力される。

５ＥＤＥＣ２０４は与えられたＭＡＳＬ２０８出力をデ
コードしセット・エントリ選択信号（以降５ＥＳＬと称
す）１０９を生成する。ＣＭ２Ｏ９６− は上アドレス・タグ部２０３から５ＥＳＬＩ　０９によ
り選択されたエントリのものをＴＧ１０７に出力する。

また、ＭＡＩＯ１入力をＭＭＡＴに切換えＭＡＴＶ１０
３をアクティブにした時点でＭＡＩＯＩと等しいＭＡＴ
　Ｉ　Ｏ５と前記ＴＧ１０７をタグ・アドレス比較器２
０５で比較し、前記２束線信号ＴＧ１０７とＭＡＴ１０
５の値が一致した場合タグ・アドレス一致信号１０８が
アクティブになることを得る。タグ・アドレス一致信号
１０８は、ＭＡＴＶ１０３をタグ・アドレス比較器２０
５での比較に要する時間だけＭＡＴＶ遅延器２０７で遅
延させた信号である一致検出有効信号１１０と論理積を
とられ、ＶＢクリア信号１０６として当該の５ＥＳＬＩ
　０９で選択されたＳＥが持つＢＶ２０２をクリアする
のに用いられる。

ここで、本実施例の０Ｍ内蔵ＬＳＩを情報処理装置内に
組込んでの使用例及び、前記モニタリングによるＶＢク
リア動作例について、各々ブロック図第５図とタイミン
グ図第６図を用いて説明する。

主記憶メモリ（以降ＭＭと称す）５０２は、ＭＭＡ５０
４で指定されるアドレスに対しデータ・バス５０３との
データ授受を行う。このとき、データ書込み信号（以降
ＷＥと称す）５０５は、ＭＭ５０２に対する本発明の０
Ｍ内蔵ＬＳＩ５０１以外からのデータ書込みを指定する
信号である。０Ｍ内蔵ＬＳＩ５０１は、ＷＥ　５０５を
ＭＡＳＶ１０２として、またＭＡＩＯＩをＭＡＳＬ２０
８にラッチするのに必要な時間遅延させるＷＥ遅延器５
０８の出力をＭＡＴＶ１０３として入力し、前記ＭＡＴ
Ｖ１０３がインアクティブのときＭＭＡ　５０４から抽
出したＭＭＡＴ５０９を、アクティブのときＭＭＡＴ５
１０をＷＥ遅延器５０８と同じ遅延時間を持つＭＭＡＴ
遅延器５０７の出力であるＭＭＡＴ遅延信号５１１を選
択するようマルチプレクサ５０６を構成しＭＡＩＯＩを
得る。ここで、ＭＭＡＳ　５０９はＭＭＡ　５０４の（
３１−１２）ビットを、ＭＭＡＴ５１０はＭＭＡ５０４
の（１−２）ビットを抽出した信号である。

次に第６図に於イテ、ＷＥ＝ＭＡＳＶ、ＭＡＴＶ。

ＶＢクリア信号１０６はアクティブ・ハイとすると、０
Ｍ内蔵ＬＳＩ５０１は、ＵＷ５０５アクティブの期間■
に於いてＭＡＩＯＩとしてＭＭＡ５０４のＭＭＡＳ５０
９部分を■の様に入力され、前記ＭＭＡＳ５０９に対応
したＴＧ１０７を■で出力する。■と同時にＭＡＩＯＩ
をＭＭＡＳ５０９からＭＭＡＴ５１０に■で切換えると
、タグ・アドレス比較器２０５で前記Ｔ、Ｇ　１０７と
ＭＭＡＴ５１０の内部信号であるＭＡＴ１０５が比較さ
れ、アドレス・タグ一致信号１０８が■で得られる。

一致検出有効信号１１０は前記の通り■にタイミングを
合せてアクティブとなるよう設定されているので、■で
ＶＢ２０２をクリアすべきかどうかＶＢクリア信号１０
６によって指定される。ＣＭ２Ｏ１は、ＶＢクリア信号
１０６がアクティブとなると、５ＥＳＬ１０９で選択さ
れ■でＴＧ１０７を出力したエントリのＶＢ２０２がク
リアされる。

第２図は本発明第１．第２．第４の請求範囲を２ウエイ
・セット・アソシアティブ方式のＣＭに実施した一例の
０Ｍ部の特にモニタリング機能部９− 分のブロック図であり、実施例１のＣＭと同一構成、同
一容量の０Ｍ部を２ウ工イ分有しており、他は実施例１
と同一である。５ＦＳＬ２０２は第１の０Ｍ３０１と第
２の０Ｍ３０２に同時に入力され、それぞれのＴＧ出力
である第１のＴＧ３０３と第２のＴＧ３０４は各々独立
のタグ・アドレス比較器である第１のタグ・アドレス比
較器３１０゜第２のタグ・アドレス比較器３１１により
ＭＡＴ１０５と比較され第１のタグ・アドレス一致信号
３０７、第２のタグ・アドレス一致信号３０８を出力す
る。前記第１のタグ・アドレス一致信号３０７、第２の
タグ・アドレス一致信号３０８は一致検出有効信号１１
０と論理積がとられ、各々第１のＶＢクリア信号３０５
および第２のＶＢクリア信号３０６として第１の０Ｍ３
０１．第２の０Ｍ３０２のＶＢに入力される。

本実施例２の０Ｍ内蔵ＬＳＩ５０１の情報処理装置内に
於ける使用法及び動作タイミングは、実施例１と同様で
ある。

第３図は実施例１に対し本発明第３の請求範囲０ を追加実施した場合の０Ｍ部特にモニタリング機能部分
のブロック図である。ＭＡＳＬ２０８のラッチ・ストロ
ーブ信号にＭＡＳＶではなく、ＭＡＴＶ１０３の論理反
転信号を用いたことのほかは、実施例１および第１図と
同じである。この場合、ＭＡＩＯＩがＭＭＡＳ５０９か
らＭＭＡＴ５１０に切換わると同時にＭＡＴＶ１３をア
クティブにする必要がある。

第３図のＣＭ内蔵ＬＳＩを内部に使用した情報処理装置
のブロック図例を第７図に、またそのときの動作タイミ
ング図を第８図に示す。実施例３のＣＭ内蔵ＬＳＩの使
用例である第７図は、ＭＡＳＶ１０２が省略されている
以外実施例１の使用例である第５図と同じである。タイ
ミング図第８図を参照すると、ＭＡＳＬ２０８のラッチ
・ストローブとしてＭＡＴＶ１０３の論理反転値を使用
しているため、ＭＡＳＶ１０３がインアクティブの際の
ＭＭ５０４およびＭＡＩＯＩの変化により５ＥＳＬ１０
９のデコード時間後■にＴＧ１０７が変化するが、■の
時点では一致検出有効信号１１０がインアクティブであ
るので誤ってＶＢクリア信号１０６がアクティブになる
ことはない。以降の動作は実施例１の説明と同様のため
省略する。

〔発明の効果〕

以上説明したように本発明は、セット・アソシアティブ
方式のキャッシュ・メモリが、モニタリング・アドレス
・セット部に対するセット・エントリのデコード期間と
モニタリング・アドレス・タグ部に対するタグ・アドレ
スの比較のタイミングが異なっていることを利用し、前
記モニタリング・アドレスのセット部とタグ部を時分割
に入力することにより、性能を落とすことなく外部信号
端子数を削減できる効果がある。

前記各実施例の場合、ＣＭ内蔵ＬＳＩのモニタリング・
アドレス用端子は従来技術の３０本から２０本に、１０
本の削減が行えたことになる。

【図面の簡単な説明】

第１図は本発明の実施例１のＣＭ内蔵ＬＳＩ内のモニタ
リング動作部のブロック図であり、第２図は本発明の実
施例２のＣＭ内蔵ＬＳＩ内のモニタリング動作部のブロ
ック図であり、第３図は本発明の実施例３のＣＭ内蔵Ｌ
ＳＩ内のモニタリング動作部のブロック図である。第４
図は従来技術に於けるＣＭ内蔵ＬＳＩ内のモニタリング
動作部のブロック図である。第５図は本発明の実施例１
および２のＣＭ内蔵ＬＳＩを情報処理装置内に使用した
際の構成例であり、第６図はその際のモニタリング動作
のＣＭ内蔵ＬＳＩ内外の信号のタイミング図であり、第
７図は同様に実施例３のＣＭ内蔵ＬＳＩを情報処理装置
内に使用した際の構成例で、第８図は実施例３のモニタ
リング動作時の各信号のタイミング図である。第９図は
、従来技術のＣＭ内蔵ＬＳＩを使用した際の情報処理装
置構成例で、本従来例の場合モニタリング・アドレス信
号端子が３０ビット分必要なことを示している。 １０１・・・・・・ＭＡ（モニタリング・アドレス）、
１０２・・・・・・ＭＡＳＶ（キャッシュ・メモリのセ
ット・アドレスに対応する有効な主記憶メモリのア１３
− ドレスをＭＡに入力していることを示す信号）、１０３
・・・・・・ＭＡＴＶ（キャッシュ・メモリのタグ・ア
ドレスに対応する有効な主記憶メモリのアドレスをＭＡ
に入力していることを示す信号）、１０４・・・・・・
ＭＡＳ（セット・エントリ・デコード用モニタリング・
アドレス）、１０５・・・・・・ＭＡＴ（タグ・アドレ
ス比較用モニタリング・アドレス）、１０６・・・・・
・ＶＢクリア信号、１０７・・・・・・ＴＧ（タグ・ア
ドレス）、１０８・・・・・・タグ・アドレス一致信号
、１０９・・・・・・５ＥＳＬ（セット・エントリ選択
信号）、１１０・・・・・・一致検出有効信号、２０１
・・・・・・キャッシュ・データ部、２０２・・・・・
・ＶＢ（キャッシュ・メモリのバリッド・ビット）、２
０３・・・・・・アドレス・タグ部、２０４・・・・・
・５ＥＤＥＣ（セット・エントリ・デコーダ）、２０５
・・・・・・タグ・アドレス比較器、２０７・・・・・
・ＭＡＴＶ遅延器、２０８・・・・・・ＭＡＳＬ（セッ
ト・エントリ・デコード用モニタリング・アドレス・ラ
ッチ）、２０９・・・・・・ＣＭ（キャッシュ・メモリ
）、３０１・・・・・・第１のＣＭ、３０２・・・・・
・第２のＣＭ、３０３・・・・・・第１１４− のＴＧ、３０４・・・・・・第２のＴＧ、３０５・・・
・・・第１のＶＢクリア信号、３０６・・・・・・第２
のＶＢクリア信号、３０７・・・・・・第１のタグ・ア
ドレス一致信号、３０８・・・・・・第２のタグ・アド
レス一致信号、３１０・・・・第１のタグ・アドレス比
較器、３１１・・・・・・第２のタグ・アドレス比較器
、４０１・・・・・・モニタリング・アドレス・バリッ
ド、４０２・・・・・・ＭＡＴラッチ、５０１・・・・
・・ＣＭ内蔵ＬＳＩ、５０２・・・・・ＭＭ（主記憶メ
モリ）、５０３・・・・・・データ・バス、５０４・・
・・・・ＭＭＡ（主記憶メモリのアドレス・バス）、５
０５・・・・・・ＷＥ（データ書込み信号）、５０６・
・・・・・マルチプレクサ、５０７・・・・・・ＭＭＡ
Ｔ遅延器、５０８・・・・・・ＷＥ遅延器、５０９・・
・・・・ＭＭＡＳ（キャッシュ・メモリのセット・アド
レスに対応する主記憶メモリのアドレス）、５１０・・
・・・・ＭＭＡＴ（キャッシュ・メモリのタグ・アドレ
スに対応する主記憶メモリのアドレス）、５１１・・・
・・・ＭＭＡＴ遅延信号。

Claims (1)

1. 【特許請求の範囲】 １、セット・アソシアティブ方式のキャッシュ・メモリ
   （以降ＣＭと称す）を内蔵するＬＳＩに於いて、主記憶
   メモリのアドレス・バス（以降ＭＭＡと称す）をモニタ
   リングするためのモニタリング・アドレス入力を、前記
   ＬＳＩが内蔵するＣＭのセット・エントリをデコードす
   るためのアドレスのビット数（以降セット・アドレス巾
   と称す）または前記ＣＭの各セットから出力されるタグ
   ・アドレスのビット数（以降タグ・アドレス巾と称す）
   のうち多い方のアドレス巾だけのモニタリング・アドレ
   ス入力信号端子（以降ＭＡと称す）として有するキャッ
   シュメモリ内蔵ＬＳＩ。 ２、特許請求の範囲第１項記載のＬＳＩに於いて、ＭＡ
   にＣＭのセット・アドレスに対応するＭＭＡの一部（以
   降ＭＭＡＳと称す）とタグ・アドレスに対応するＭＭＡ
   の一部（以降ＭＭＡＴと称す）を時分割で入力し、モニ
   タリングするのに有効なＭＭＡＳを入力していることを
   示す信号（以降ＭＡＳＶと称す）入力および、ＭＡＳＶ
   とは排他的でありかつ前記ＭＭＡＳに対応したモニタリ
   ングするのに有効なＭＭＡＴを入力していることを示す
   信号（以降ＭＡＴＶと称す）入力を有するキャッシュメ
   モリ内蔵ＬＳＩ。 ３、特許請求の範囲第２項記載のＬＳＩに於いて、ＭＭ
   ＣＶを省略し、モニタリングするのに有効なＭＭＡＳを
   入力していることを示す信号をＭＡＴＶのインアクティ
   ブ時とするキャッシュ・メモリ内蔵ＬＳＩ。 ４、特許請求の範囲第２項または第３項記載のＬＳＩに
   於いて、入力されたＭＡをＭＡＳＶがアクティブの際ラ
   ッチしＭＭＡＳに対応したセット・エントリ（以降ＳＥ
   と称す）をデコード指定する機構と、前記ＳＥから出力
   されるタグ・アドレス（以降ＴＧと称す）をＭＡＴＶが
   アクティブの際ラッチしたＭＡと比較し一致した場合、
   当該の有効性を示すフラグ（以降ＶＢと称す）をクリア
   する機構を有するキャッシュ・メモリ内蔵ＬＳＩ。