JPH02310787A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH02310787A JPH02310787A JP1133637A JP13363789A JPH02310787A JP H02310787 A JPH02310787 A JP H02310787A JP 1133637 A JP1133637 A JP 1133637A JP 13363789 A JP13363789 A JP 13363789A JP H02310787 A JPH02310787 A JP H02310787A
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- JP
- Japan
- Prior art keywords
- address
- bus
- data
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 1
- 235000021395 porridge Nutrition 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シングルチップマイクロコンピュータ、特に
、マルチプレクスバス端子を有するシングルチップマイ
クロコンピュータに関する。
、マルチプレクスバス端子を有するシングルチップマイ
クロコンピュータに関する。
従来のシングルチップマイクロコンピュータでは第６図
に示すように、アドレスデータバスＡ’ＤＯ−７と上位
アドレスバスＡ３−１５は、他の入出力と端子を共用さ
せて使用している。
に示すように、アドレスデータバスＡ’ＤＯ−７と上位
アドレスバスＡ３−１５は、他の入出力と端子を共用さ
せて使用している。
第７図は、従来のシングルチップマイクロコンピュータ
の外部メモリアクセスのタイミングチャートである。
の外部メモリアクセスのタイミングチャートである。
従来のシングルチップマイクロコンピュータでは、外部
メモリをアクセスするために下位アドレスバス及びデー
タバスとして８本、上位アドレスバスとして８本、合計
１６本という多くの端子が必要であるが、他の入出力と
端子を共用しているため外部メモリアクセス時にはアド
レスデータバスとアドレスバスが端子を占有してしまう
ので、他の入出力端子として使用できず機能が低下する
という欠点があった。
メモリをアクセスするために下位アドレスバス及びデー
タバスとして８本、上位アドレスバスとして８本、合計
１６本という多くの端子が必要であるが、他の入出力と
端子を共用しているため外部メモリアクセス時にはアド
レスデータバスとアドレスバスが端子を占有してしまう
ので、他の入出力端子として使用できず機能が低下する
という欠点があった。
本発明のシングルチップマイタフコンピュータは、内部
アドレスバスのデータをラッチするラッチ回路と、該ラ
ッチ回路の出力と内部アドレスバスのデータを比較する
コンベア回路で構成されるアドレスコンベアラッチ回路
と、アドレスデータセレクト回路、タイミング制御回路
を有し、前記アドレスコンベアラッチ回路の入力には内
部アドレスバスが、タイミング制御回路の入力にはアド
レスコンベアラッチ回路の上位及び下位アドレス不一致
信号が、アドレスデータセレクト回路の入力には内部デ
ータバスの入出力、アドレスコンベアラッチ回路の上位
及び下位アドレス出力、タイミング制御回路のコントロ
ールバスの出力が接続されており、アドレスデータセレ
クト回路の入出力である上位及び下位アドレスバスとデ
ータバスのマルチプレクトされたアドレスデータバス端
子と、タイミング制御回路から出力される上位及び下位
アドレスラッチ制御端子を有する。
アドレスバスのデータをラッチするラッチ回路と、該ラ
ッチ回路の出力と内部アドレスバスのデータを比較する
コンベア回路で構成されるアドレスコンベアラッチ回路
と、アドレスデータセレクト回路、タイミング制御回路
を有し、前記アドレスコンベアラッチ回路の入力には内
部アドレスバスが、タイミング制御回路の入力にはアド
レスコンベアラッチ回路の上位及び下位アドレス不一致
信号が、アドレスデータセレクト回路の入力には内部デ
ータバスの入出力、アドレスコンベアラッチ回路の上位
及び下位アドレス出力、タイミング制御回路のコントロ
ールバスの出力が接続されており、アドレスデータセレ
クト回路の入出力である上位及び下位アドレスバスとデ
ータバスのマルチプレクトされたアドレスデータバス端
子と、タイミング制御回路から出力される上位及び下位
アドレスラッチ制御端子を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
本発明を利用して外部メモリを不連続なアドレスでアク
セスを行った場合のタイミングチャートを第２図に、本
発明を利用して外部メモリの上位アドレスが前回のアド
レスと同一のアドレスでアクセスを行った場合のタイミ
ングチャートを第３図に、本発明を利用して外部メモリ
の下位アドレスが前回のアドレスと同一のアドレスでア
クセフ。
セスを行った場合のタイミングチャートを第２図に、本
発明を利用して外部メモリの上位アドレスが前回のアド
レスと同一のアドレスでアクセスを行った場合のタイミ
ングチャートを第３図に、本発明を利用して外部メモリ
の下位アドレスが前回のアドレスと同一のアドレスでア
クセフ。
を行った場合のタイミングチャートを第４図に、本発明
を利用して外部メモリのアドレスが前回のアドレスと同
一のアドレスでアクセスを行った場合のタイミングチャ
ートを第５図に示す。
を利用して外部メモリのアドレスが前回のアドレスと同
一のアドレスでアクセスを行った場合のタイミングチャ
ートを第５図に示す。
第１図において、１はアドレスコンベアラッチ回路、２
はアドレスデータセレクト回路、３は、タイミング制御
回路、４は内部データバス、５は内部アドレスバス、６
は上位アドレス出力、７は下位アドレス出力、８は上位
側アドレス不一致信号ＨＣＭＢ、９は下位側アドレス不
一致信号モＣＭＢ、１０はコントロールバス、１１はア
ドレスデータバス、１２は、上位アドレスラッチ制御信
号ＡＬＥＨ，１３は下位アドレスラッチ制御信号ＡＬＥ
Ｌ、１４は他の入出力、１５は端子セレクタ、１６は外
部端子である。
はアドレスデータセレクト回路、３は、タイミング制御
回路、４は内部データバス、５は内部アドレスバス、６
は上位アドレス出力、７は下位アドレス出力、８は上位
側アドレス不一致信号ＨＣＭＢ、９は下位側アドレス不
一致信号モＣＭＢ、１０はコントロールバス、１１はア
ドレスデータバス、１２は、上位アドレスラッチ制御信
号ＡＬＥＨ，１３は下位アドレスラッチ制御信号ＡＬＥ
Ｌ、１４は他の入出力、１５は端子セレクタ、１６は外
部端子である。
以下、外部端子１６には端子セレクタ１５によりアドレ
スデータバスが選択さｈているものとする。
スデータバスが選択さｈているものとする。
第２図において、アドレスコンベアラッチ回路１は内部
アドレスバス５のデータ（アドレス１）をラッチし、ア
ドレス１と前回ラッチしたアドレスデータと比較を行い
、その結果により不一致信号ＨＣＭＢ８．ＬＣＭＢ９を
出力する。ＨＣＭＢ８を入力したタイミング制御回路３
はＡＬＥＨ１２を出力し、アドレスデータセレクト回路
３は、上位アドレス出力６をアドレスデータバス１１に
出力する。（以下タイミングＡと称す。）次に、ＬＣＭ
Ｂ９を受けていたタイミング制御回路３はＡＬＥＬ１３
を出力し、アドレスデータセレクト回路は下位アドレス
出カフをアドレスデータバス１１に出力する。（以下タ
イミングＢと称す。）その後、内部データバスがアドレ
スデータセレクト回路２に選択されデータを入出力する
。（以下タイミングＣと称す。） 第３図において、アト；レスコンベアラッチ回路１は内
部アドレスバス５のデータ（アドレス２）をラッチしア
ドレス２と前回ラッチしたアドレス１と比較を行い、上
位アドレスが一致し、下位アドレスが一致しないため不
一致信号ＬＣＭＢ９を出力し、ＨＣＭＢ８は出力されな
い、ＨＣＭＢ ８が入力されなかったタイミング制御回
路３はタイミングＡを省略する。ＬＣＭＢ９を受けたタ
イミング制御回路３はタイミングＢ、次にタイミングＣ
を実行する。
アドレスバス５のデータ（アドレス１）をラッチし、ア
ドレス１と前回ラッチしたアドレスデータと比較を行い
、その結果により不一致信号ＨＣＭＢ８．ＬＣＭＢ９を
出力する。ＨＣＭＢ８を入力したタイミング制御回路３
はＡＬＥＨ１２を出力し、アドレスデータセレクト回路
３は、上位アドレス出力６をアドレスデータバス１１に
出力する。（以下タイミングＡと称す。）次に、ＬＣＭ
Ｂ９を受けていたタイミング制御回路３はＡＬＥＬ１３
を出力し、アドレスデータセレクト回路は下位アドレス
出カフをアドレスデータバス１１に出力する。（以下タ
イミングＢと称す。）その後、内部データバスがアドレ
スデータセレクト回路２に選択されデータを入出力する
。（以下タイミングＣと称す。） 第３図において、アト；レスコンベアラッチ回路１は内
部アドレスバス５のデータ（アドレス２）をラッチしア
ドレス２と前回ラッチしたアドレス１と比較を行い、上
位アドレスが一致し、下位アドレスが一致しないため不
一致信号ＬＣＭＢ９を出力し、ＨＣＭＢ８は出力されな
い、ＨＣＭＢ ８が入力されなかったタイミング制御回
路３はタイミングＡを省略する。ＬＣＭＢ９を受けたタ
イミング制御回路３はタイミングＢ、次にタイミングＣ
を実行する。
第４図において、アドレスコンベアラッチ回路１は内部
アドレスバス５のデータ（アドレス３）をラッチしアド
レス３と前回ラッチしたアドレス２と比較を行い、下位
アドレスが一致し、上位アドレスが一致しないため不一
致信号ＨＣＭＢ８を出力し、ＬＣＭＢ９９を出力しない
。ＨＣＭＢ ８を受けたタイミング制御回路３はタイミ
ングＡを実行する。次にＬＣＭＢ９が入力されなかった
タイミング制御回路３はタイミングＢを省略し、タイミ
ングＣを実行する。
アドレスバス５のデータ（アドレス３）をラッチしアド
レス３と前回ラッチしたアドレス２と比較を行い、下位
アドレスが一致し、上位アドレスが一致しないため不一
致信号ＨＣＭＢ８を出力し、ＬＣＭＢ９９を出力しない
。ＨＣＭＢ ８を受けたタイミング制御回路３はタイミ
ングＡを実行する。次にＬＣＭＢ９が入力されなかった
タイミング制御回路３はタイミングＢを省略し、タイミ
ングＣを実行する。
第５図において、アドレスコンベアラッチ回路１は内部
アドレスバス５のデータ（アドレス４）をラッチしアド
レス１と前回ラッチしたアドレスデータと比較を行い、
上位及び下位のアドレスが一致しないため不一致信号Ｈ
ＣＭＢ８．ＬＣＭＢ９を出力しない。ＨＣＭＢ８とＬＣ
ＭＢ９が入力されなかったタイミング制御回路３は、タ
イミングＡ、Ｂを省略し、いきなりタイミングＣを実行
する。
アドレスバス５のデータ（アドレス４）をラッチしアド
レス１と前回ラッチしたアドレスデータと比較を行い、
上位及び下位のアドレスが一致しないため不一致信号Ｈ
ＣＭＢ８．ＬＣＭＢ９を出力しない。ＨＣＭＢ８とＬＣ
ＭＢ９が入力されなかったタイミング制御回路３は、タ
イミングＡ、Ｂを省略し、いきなりタイミングＣを実行
する。
以上のように本発明シングルチップマイクロコンピュー
タは、上位、下位アドレスバス、データバスをマルチプ
レクスしてアドレスデータバスとして使用するため、他
の入出力と共用端子とせずに外部メモリアクセスできる
のでシングルチップマイクロコンピュータの機能の低下
を最小限におさえられるという効果がある。
タは、上位、下位アドレスバス、データバスをマルチプ
レクスしてアドレスデータバスとして使用するため、他
の入出力と共用端子とせずに外部メモリアクセスできる
のでシングルチップマイクロコンピュータの機能の低下
を最小限におさえられるという効果がある。
マタ、マルチブレクスバスとするため外部メモリアクセ
スのサイクルタイムが長くなる場合もあるが、内部アド
レスバスを監視し、前回のアドレスと同一な上位アドレ
スもしくは下位アドレスをアクセスする場合、そのアド
レスを出力するタイミングを省略することにより、従来
のシングルチップマイクロコンピュータと同等のサイク
ルタイムにすることができる。
スのサイクルタイムが長くなる場合もあるが、内部アド
レスバスを監視し、前回のアドレスと同一な上位アドレ
スもしくは下位アドレスをアクセスする場合、そのアド
レスを出力するタイミングを省略することにより、従来
のシングルチップマイクロコンピュータと同等のサイク
ルタイムにすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明を利用して外部メモリの不連続なアドレスに対し
てアクセスを行った場合のタイミングチャート、第３図
は本発明を利用して外部メモリの上位アドレスが前回の
アドレスと同一のアドレスに対してアクセスを行った場
合のタイミングチャート、第４図は本発明を利用して外
部メモリの下位アドレスが前回のアドレスと同一のアド
レスに対してアクセスを行った場合のタイミングチャー
ト、第５図は本発明を利用して外部メモリのアドレスが
前回のアドレスと同一のアドレスに対してアクセスを行
った場合のタイミングチャート、第６図は従来の一例を
示すブロック図、第７図は従来のシングルチップマイク
ロコンピュータの外部メモリアクセスのタイミングチャ
ートである。 １・・・・・・アドレスコンベアラッチ回路、２・・・
・・・アドレスデータセレクト回路、３・・・・・・タ
イミング制御回路、４・・・・・・内部データバス、５
−・・・内部アドレスバス、６・・・・・・下位アドレ
ス出力、７・・・・・・上位アドレス出力、８・・・・
・・不一致信号ＨＣＭＢ （上位側アドレス）、９・・
・・・・不一致信号ＬＣＭＢ （下位側アドレス）、１
０・・・・・・コントロールバス、１１・・・・・・ア
ドレスデータバス、１２・・・・・・アドレスラッチ制
御信号ＡＬＥＨ（上位側）、１３・・・・・・アドレス
ラッチ制御信号ＡＬＥＬ （下位側）、１４・・・・・
・他の入出力、１５・・・・・・端子セレクタ、１６・
・・・・・外部端子。 代理人 弁理士 内 原 音 第２区 ＤＩ、〜２−Ｃ＝つ一一一−−−−−−−−−−−−−
タワＴ）−−−−−−−−−粥′３図 ＤＥｊｏ〜７−−−−ＣＸＸ）−−−−−−−−−−（
＝ｚＤ−−−−−−−−−−タイミンク″
３−−←−−−− と。 粥４図 ρ１３．〜７＝−−−−−Ｃ＝＞−−−−−−−−−−
−−一σアＴ）−−−−−−一ζＬＥＨ 茅、Ｓ″図 ＤＩ３．〜７−−−−−−−−−−０−−−−−−一〇
ゴ丑−−−−−−−−−−−−ＡＢｔｐ〜イー−−−一
−−−−−−−−−−−σ四Ｂ−−−−−−−−０−−
−−−−−−−−ＡＤｏ〜７ Ｃ＝〕−・０−−−−−
−−−−σフリーー［＝ＤニタＹＳンク“°
Ｃ全５乙図 第７ｍ Ａ？〜、５ ７ト°“レズ７３
アト・レズＺＨＡＤ、〜７ ・・ＫでＴ７万）−（
２ＥアＤ−＜−コＺＩ互ト一一に）戸フー【Σ−ΔＬＥ
本発明を利用して外部メモリの不連続なアドレスに対し
てアクセスを行った場合のタイミングチャート、第３図
は本発明を利用して外部メモリの上位アドレスが前回の
アドレスと同一のアドレスに対してアクセスを行った場
合のタイミングチャート、第４図は本発明を利用して外
部メモリの下位アドレスが前回のアドレスと同一のアド
レスに対してアクセスを行った場合のタイミングチャー
ト、第５図は本発明を利用して外部メモリのアドレスが
前回のアドレスと同一のアドレスに対してアクセスを行
った場合のタイミングチャート、第６図は従来の一例を
示すブロック図、第７図は従来のシングルチップマイク
ロコンピュータの外部メモリアクセスのタイミングチャ
ートである。 １・・・・・・アドレスコンベアラッチ回路、２・・・
・・・アドレスデータセレクト回路、３・・・・・・タ
イミング制御回路、４・・・・・・内部データバス、５
−・・・内部アドレスバス、６・・・・・・下位アドレ
ス出力、７・・・・・・上位アドレス出力、８・・・・
・・不一致信号ＨＣＭＢ （上位側アドレス）、９・・
・・・・不一致信号ＬＣＭＢ （下位側アドレス）、１
０・・・・・・コントロールバス、１１・・・・・・ア
ドレスデータバス、１２・・・・・・アドレスラッチ制
御信号ＡＬＥＨ（上位側）、１３・・・・・・アドレス
ラッチ制御信号ＡＬＥＬ （下位側）、１４・・・・・
・他の入出力、１５・・・・・・端子セレクタ、１６・
・・・・・外部端子。 代理人 弁理士 内 原 音 第２区 ＤＩ、〜２−Ｃ＝つ一一一−−−−−−−−−−−−−
タワＴ）−−−−−−−−−粥′３図 ＤＥｊｏ〜７−−−−ＣＸＸ）−−−−−−−−−−（
＝ｚＤ−−−−−−−−−−タイミンク″
３−−←−−−− と。 粥４図 ρ１３．〜７＝−−−−−Ｃ＝＞−−−−−−−−−−
−−一σアＴ）−−−−−−一ζＬＥＨ 茅、Ｓ″図 ＤＩ３．〜７−−−−−−−−−−０−−−−−−一〇
ゴ丑−−−−−−−−−−−−ＡＢｔｐ〜イー−−−一
−−−−−−−−−−−σ四Ｂ−−−−−−−−０−−
−−−−−−−−ＡＤｏ〜７ Ｃ＝〕−・０−−−−−
−−−−σフリーー［＝ＤニタＹＳンク“°
Ｃ全５乙図 第７ｍ Ａ？〜、５ ７ト°“レズ７３
アト・レズＺＨＡＤ、〜７ ・・ＫでＴ７万）−（
２ＥアＤ−＜−コＺＩ互ト一一に）戸フー【Σ−ΔＬＥ
Claims (1)
- 内部アドレスバスのデータをラッチするラッチ回路と、
該ラッチ回路の出力と内部アドレスバスのデータを比較
するコンベア回路で構成されるアドレスコンベアラッチ
回路と、アドレスデータセレクト回路、タイミング制御
回路を有し、前記アドレスコンベアラッチ回路の入力に
は内部アドレスバスが、タイミング制御回路の入力には
アドレスコンベアラッチ回路の上位及び下位アドレス不
一致信号が、アドレスデータセレクト回路の入力には内
部データバスの入出力、アドレスコンベアラッチ回路の
上位及び下位アドレス出力、タイミング制御回路のコン
トロールバスの出力が接続されており、アドレスデータ
セレクト回路の入出力である上位及び下位アドレスバス
とデータバスのマルチプレクトされたアドレスデータバ
ス端子と、タイミング制御回路から出力される上位及び
下位アドレスラッチ制御端子を有し、外部メモリアクセ
スの際、上位アドレス及び下位アドレスの変化の有無に
よりアドレスデータバス端子から出力されるデータの種
類が切り換わることを特徴とするシングルチップマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133637A JPH02310787A (ja) | 1989-05-26 | 1989-05-26 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133637A JPH02310787A (ja) | 1989-05-26 | 1989-05-26 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310787A true JPH02310787A (ja) | 1990-12-26 |
Family
ID=15109478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133637A Pending JPH02310787A (ja) | 1989-05-26 | 1989-05-26 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310787A (ja) |
-
1989
- 1989-05-26 JP JP1133637A patent/JPH02310787A/ja active Pending
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