JPH01216426A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01216426A JPH01216426A JP4274888A JP4274888A JPH01216426A JP H01216426 A JPH01216426 A JP H01216426A JP 4274888 A JP4274888 A JP 4274888A JP 4274888 A JP4274888 A JP 4274888A JP H01216426 A JPH01216426 A JP H01216426A
- Authority
- JP
- Japan
- Prior art keywords
- address information
- address
- bus
- bits
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に上位アドレ
ス情報と下位アドレス情報とから実効アドレスを生成す
る”手段を有するマイクロコンピュータに関する。
ス情報と下位アドレス情報とから実効アドレスを生成す
る”手段を有するマイクロコンピュータに関する。
第６図は従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
また、第７図は第６図の実効アドレス生成部の一例を示
すブロック図である。
すブロック図である。
一方、第８図は従来のマイクロコンピュータにおける実
効アドレス情報の算定方法を示す実効アドレス算定方法
説明図である。
効アドレス情報の算定方法を示す実効アドレス算定方法
説明図である。
第６図において、従来のマイクロコンピュータ６００は
、命令実行部６０１．１６ビツトの内部データバス６０
２、実効アドレス生成部６０３、および２０ビツトのア
ドレスバス６０４を備えている。
、命令実行部６０１．１６ビツトの内部データバス６０
２、実効アドレス生成部６０３、および２０ビツトのア
ドレスバス６０４を備えている。
実効アドレス生成部６０３は、第８図に示すように、命
令実行部６０１から内部データバス６０２へ出力される
上位アドレス情報である１６ビツトのセグメントアドレ
ス情報を４ビツト上位（左）へ桁移動させた情報と、こ
れとは別途に、命令実行部６０１から内部データバス６
０２へ出力される下位アドレス情報である１６ビツトの
オフセットアドレス情報とを加算して、その結果の実効
アドレス情報をアドレスバス６０４に送出する。
令実行部６０１から内部データバス６０２へ出力される
上位アドレス情報である１６ビツトのセグメントアドレ
ス情報を４ビツト上位（左）へ桁移動させた情報と、こ
れとは別途に、命令実行部６０１から内部データバス６
０２へ出力される下位アドレス情報である１６ビツトの
オフセットアドレス情報とを加算して、その結果の実効
アドレス情報をアドレスバス６０４に送出する。
この加算動作は、第７図で以下のように行われる。
まず、セグメントアドレスラッチ６０３−１は、１６ビ
ツトのセグメントアドレス情報を内部データバス６０２
から受けて、その１６ビツトをバス６０３−２に送る。
ツトのセグメントアドレス情報を内部データバス６０２
から受けて、その１６ビツトをバス６０３−２に送る。
一方、オフセットアドレスラッチ６０３−３は、１６ビ
ツトのオフセットアドレス情報を内部データバス６０２
から受けて、そのうちの上位の１２ビツトをバス６０３
−４に送り、下位の４ビツトをバス６０３−５に送る。
ツトのオフセットアドレス情報を内部データバス６０２
から受けて、そのうちの上位の１２ビツトをバス６０３
−４に送り、下位の４ビツトをバス６０３−５に送る。
このため、アドレス加算器６０３−６は、バス６０３−
２からのセグメントアドレス情報の１６ビツト・と、バ
ス６０３−５からのオフセットアドレス情報の上位１２
ビツトとを加算し、その結果の１６ビツトをバス６０３
−７に送る。
２からのセグメントアドレス情報の１６ビツト・と、バ
ス６０３−５からのオフセットアドレス情報の上位１２
ビツトとを加算し、その結果の１６ビツトをバス６０３
−７に送る。
そこで、実効アドレスラッチ６０３−８は、バス６０３
−７からの１６ビツトを上位に、バス６０３−５からの
４ビツト下位にして、２０ビツトの実効アドレス情報を
アドレスバス６０４に送出する。
−７からの１６ビツトを上位に、バス６０３−５からの
４ビツト下位にして、２０ビツトの実効アドレス情報を
アドレスバス６０４に送出する。
このように、従来のマイクロコンピュータは、セグメン
トアドレス情報を固定のビット数分だけ上位（左）へ桁
移動させて、オフセットアドレス情報に加算し、実効ア
ドレス情報を生成している。
トアドレス情報を固定のビット数分だけ上位（左）へ桁
移動させて、オフセットアドレス情報に加算し、実効ア
ドレス情報を生成している。
上述した従来のマイクロコンピュータは、セグメント・
アドレス情報と、オフセットアドレス情報との加算方法
が固定しているので、固定した一定の大きさのセグメン
トを、加算した実効アドレスのビット数で決まる所定の
メモリ容量でしか使用できないこととなる。
アドレス情報と、オフセットアドレス情報との加算方法
が固定しているので、固定した一定の大きさのセグメン
トを、加算した実効アドレスのビット数で決まる所定の
メモリ容量でしか使用できないこととなる。
このため、この所定のメモリ容量以上のメモリ空間を必
要とするシステムには使用できないという欠点がある。
要とするシステムには使用できないという欠点がある。
また、この所定のメモリ容量−を大きくするために、セ
グメントアドレス情報をオフセットアドレス情報に対し
て、上位へ桁移動させる固定のビット数をあらかじめ大
きく定めると、各セグメントが大きくなりその空きエリ
アが大きくなるので、各セグメントのメモリ使用効率が
低下し、小さなメモリ空間しか必要とせずメモリの使用
効率を高めたいシステムには適しないという欠点を有す
ることとなる。
グメントアドレス情報をオフセットアドレス情報に対し
て、上位へ桁移動させる固定のビット数をあらかじめ大
きく定めると、各セグメントが大きくなりその空きエリ
アが大きくなるので、各セグメントのメモリ使用効率が
低下し、小さなメモリ空間しか必要とせずメモリの使用
効率を高めたいシステムには適しないという欠点を有す
ることとなる。
本発明の目的は、セグメントアドレス情報をシステムに
より必要な値に指定したビット数分だけ上位へ桁移動さ
せて、オフセットアドレス情報に加算器、実効アドレス
情報を生成することにより、大小様々なメモリ空間のシ
ステムに、それぞれ適応することができるマイクロコン
ピュータを提供することにある。
より必要な値に指定したビット数分だけ上位へ桁移動さ
せて、オフセットアドレス情報に加算器、実効アドレス
情報を生成することにより、大小様々なメモリ空間のシ
ステムに、それぞれ適応することができるマイクロコン
ピュータを提供することにある。
本発明のマイクロコンピュータは、
（Ａ）命令実行時に、広い範囲のアドレスを指示するた
めの上位アドレス情報と、狭い範囲のアドレスを指示す
るための下位アドレス情報とを供給する命令実行部、 （Ｂ）前記上位アドレス情報を前記下位アドレス情報に
対してどれだけ上位に位置させるかを使用者が指示した
アドレス制御情報で、指定された桁位置に移動した前記
上位アドレス情報を、前記下位アドレス情報に加算する
ことにより、実効アドレス情報を生成する実効アドレス
生成部、 を備えて構成されている。
めの上位アドレス情報と、狭い範囲のアドレスを指示す
るための下位アドレス情報とを供給する命令実行部、 （Ｂ）前記上位アドレス情報を前記下位アドレス情報に
対してどれだけ上位に位置させるかを使用者が指示した
アドレス制御情報で、指定された桁位置に移動した前記
上位アドレス情報を、前記下位アドレス情報に加算する
ことにより、実効アドレス情報を生成する実効アドレス
生成部、 を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明のマイクロコンピュータの第１の実施例
を示すブロック図である。
を示すブロック図である。
一方、第２図および第３図は第１の実施例のマイクロコ
ンピュータにおける実効アドレス情報の算定方法を示す
実効アドレス算定方法説明図である。
ンピュータにおける実効アドレス情報の算定方法を示す
実効アドレス算定方法説明図である。
また、第４図は第１図の実効アドレス生成部の一例を示
すブロック図である。
すブロック図である。
第１図において、第１の実施例のマイクロコンピュータ
１００は、命令実行部１０１．１６ビツトの内部データ
バス１０２、実効アドレス生成部１０３、および２４ビ
ツトのアドレスバス１０４を備えている。
１００は、命令実行部１０１．１６ビツトの内部データ
バス１０２、実効アドレス生成部１０３、および２４ビ
ツトのアドレスバス１０４を備えている。
実効アドレス生成部１０３は、第２図および第３図に示
すように、命令実行部１０１から内部データバス１０２
へ出力される上位アドレス情報である１６ビツトのセグ
メントアドレス情報を４〜８ビット上位（左）へ桁移動
させた情報と、これとは別途に、命令実行部１０１から
内部データバス１０２へ出力される下位アドレス情報で
ある１６ビツトのオフセットアドレス情報とを加算して
、その結果の実効アドレス情報をアドレスバス１０４に
送出する。
すように、命令実行部１０１から内部データバス１０２
へ出力される上位アドレス情報である１６ビツトのセグ
メントアドレス情報を４〜８ビット上位（左）へ桁移動
させた情報と、これとは別途に、命令実行部１０１から
内部データバス１０２へ出力される下位アドレス情報で
ある１６ビツトのオフセットアドレス情報とを加算して
、その結果の実効アドレス情報をアドレスバス１０４に
送出する。
この加算動作は、第４図で以下のように行われる。
まず、セグメントアドレスラッチ１０３−１は、１６ビ
ツトのセグメントアドレス情報を内部データバス１０２
から受けて、その１６ビツトをバス１０３−２に送る。
ツトのセグメントアドレス情報を内部データバス１０２
から受けて、その１６ビツトをバス１０３−２に送る。
一方、オフセットアドレスラッチ１０３−３は、１６ビ
ツト・のオフセットアドレス情報を内部データバス１０
２から受けて、その１６ビツトをバス１０３−４に送る
。
ツト・のオフセットアドレス情報を内部データバス１０
２から受けて、その１６ビツトをバス１０３−４に送る
。
さらに、アドレス制御レジスタ１０３−５は、使用者が
命令で指示し、命令実行部１０１から内部データバス１
０２へ出力されたアドレス制御情報を受けて、アドレス
制御信号１０３−６として、０．１．２．３．４のいず
れかを送る。
命令で指示し、命令実行部１０１から内部データバス１
０２へ出力されたアドレス制御情報を受けて、アドレス
制御信号１０３−６として、０．１．２．３．４のいず
れかを送る。
オフセットアドレスセレクタ１０３−７は、アドレス制
御信号１０３−６の内容により、バス１０３−８と１０
３−９とに、バス１０３−４から受けた１６ビツトのオ
フセット・アドレス情報を次のように分配して送付する
。
御信号１０３−６の内容により、バス１０３−８と１０
３−９とに、バス１０３−４から受けた１６ビツトのオ
フセット・アドレス情報を次のように分配して送付する
。
アドレス制御信号１０３−６がＯのとき、第２図に示す
場合のように、 バス１０３−８に上位１２とット バス１０３−９に下位 ４ビツト アドレス制御信号１０３−６が１のとき、第３図（ａ＞
に示す場合のように、 バス１０３−８に上位１１ビツト バス１０３−９に下位 ５ビツト アドレス制御信号１０３−６が２のとき、第３図（ｂ）
に示す場合のように、 バス１０３−８に上位１０ビツト バス１０３−９に下位 ６ビツト アドレス制御信号１０３−６が３のとき、第３図（ｃ）
に示す場合のように、 バス１０３−８に上位 ９とット バス１０３−９に下位 ７ビツト アドレス制御信号１０３−６が４のとき、第３図（ｄ）
に示す場合のように、 バス１０３−８に上位 ８ビツト バス１０３−９に下位 ８ビツト・ このため、アドレス加算器１０３−１０は、バス１０３
−２からのセグメントアドレス情報の１６ビツトと、バ
ス１０３−１２からのオフセットアドレス情報の下位１
２〜８ビットとを加算し、その結果をバス１０３−１１
に送る。
場合のように、 バス１０３−８に上位１２とット バス１０３−９に下位 ４ビツト アドレス制御信号１０３−６が１のとき、第３図（ａ＞
に示す場合のように、 バス１０３−８に上位１１ビツト バス１０３−９に下位 ５ビツト アドレス制御信号１０３−６が２のとき、第３図（ｂ）
に示す場合のように、 バス１０３−８に上位１０ビツト バス１０３−９に下位 ６ビツト アドレス制御信号１０３−６が３のとき、第３図（ｃ）
に示す場合のように、 バス１０３−８に上位 ９とット バス１０３−９に下位 ７ビツト アドレス制御信号１０３−６が４のとき、第３図（ｄ）
に示す場合のように、 バス１０３−８に上位 ８ビツト バス１０３−９に下位 ８ビツト・ このため、アドレス加算器１０３−１０は、バス１０３
−２からのセグメントアドレス情報の１６ビツトと、バ
ス１０３−１２からのオフセットアドレス情報の下位１
２〜８ビットとを加算し、その結果をバス１０３−１１
に送る。
そこで、実効アドレスラッチ１０３−１２は、アドレス
制御信号１０３−６の内容により、バス１０３−１１か
らの１６ビツト・とバス１０３−９からの４〜８ビツト
とをそれぞれ受けて、次に示す２４ビツトの実効アドレ
ス情報をアドレスバス１０４に送出する。
制御信号１０３−６の内容により、バス１０３−１１か
らの１６ビツト・とバス１０３−９からの４〜８ビツト
とをそれぞれ受けて、次に示す２４ビツトの実効アドレ
ス情報をアドレスバス１０４に送出する。
アドレス制御信号１０３−６が０のとき、第２図に示す
場合のように、 上位 ４ζ゛ツトにＯの値 次位１６ビツトにバス１０３−１１の値下値 ４ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が１のとき、第３図（ａ）
に示す場合のように、 上位 ３ビツトに０の値 次位１６ビツトにバス１０３−１１の値下位 ５ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が２のとき、第３図（ｂ）
に示す場合のように、 上位 ２ビツトにＯの値 次位１６ビツトにバス１０３−１１の値下位 ６ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が３のとき、第３図（ｃ）
に示す場合のように、 上位 １ビツトにＯの値 次位１６ビツトにバス１０３−１１の値下位 ７ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が４のとき、第３図（ｄ）
に示す場合のように、 上位１６ビツトにバス１０３−１１の値下位 ８ビツト
にバス１０３−９の値 これらの結果、実効アドレス生成部１０３は、１６ビツ
トのセグメントアドレス情報を４〜８ビット上位（左）
へ桁移動させた情報と、１６ビツトのオフセットアドレ
ス情報とを加算したこととなる。
場合のように、 上位 ４ζ゛ツトにＯの値 次位１６ビツトにバス１０３−１１の値下値 ４ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が１のとき、第３図（ａ）
に示す場合のように、 上位 ３ビツトに０の値 次位１６ビツトにバス１０３−１１の値下位 ５ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が２のとき、第３図（ｂ）
に示す場合のように、 上位 ２ビツトにＯの値 次位１６ビツトにバス１０３−１１の値下位 ６ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が３のとき、第３図（ｃ）
に示す場合のように、 上位 １ビツトにＯの値 次位１６ビツトにバス１０３−１１の値下位 ７ビツト
にバス１０３−９の値 アドレス制御信号１０３−６が４のとき、第３図（ｄ）
に示す場合のように、 上位１６ビツトにバス１０３−１１の値下位 ８ビツト
にバス１０３−９の値 これらの結果、実効アドレス生成部１０３は、１６ビツ
トのセグメントアドレス情報を４〜８ビット上位（左）
へ桁移動させた情報と、１６ビツトのオフセットアドレ
ス情報とを加算したこととなる。
第５図は本発明のマイクロコンピュータの第２の実施例
を示すブロック図である。
を示すブロック図である。
第５図において、第２の実施例のマイクロコンピュータ
５００は、命令実行部５０１．１６ビツトの内部データ
バス５０２、実効アドレス生成部５０３．２４ビツトの
アドレスバス５０４、およびボート５０５を備えている
。
５００は、命令実行部５０１．１６ビツトの内部データ
バス５０２、実効アドレス生成部５０３．２４ビツトの
アドレスバス５０４、およびボート５０５を備えている
。
実効アドレス生成部５０３は、第１の実施例と同じく、
第２図および第３図に示すように、命令実行部５０１か
ら内部データバス５０２へ出力される上位アドレス情報
である１６ビツトのセグメントアドレス情報を４〜８ビ
ット上位（左）へ桁移動させた情報と、これとは別途に
、命令実行部５０１から内部データバス５０２へ出力さ
れる下位アドレス情報である１６ビツトのオフセットア
ドレス情報とを加算して、その結果の実効アドレス情報
をアト、レスバス５０４に送出スル。
第２図および第３図に示すように、命令実行部５０１か
ら内部データバス５０２へ出力される上位アドレス情報
である１６ビツトのセグメントアドレス情報を４〜８ビ
ット上位（左）へ桁移動させた情報と、これとは別途に
、命令実行部５０１から内部データバス５０２へ出力さ
れる下位アドレス情報である１６ビツトのオフセットア
ドレス情報とを加算して、その結果の実効アドレス情報
をアト、レスバス５０４に送出スル。
、第２の実施例が第１の実施例と異なるところは、第１
の実施例ではアドレス制御情報が命令実行部１０１から
内部データバス１０２へ出力されて実効アドレス生成部
５０３へ送られるのに対して、第２の実施例では使用者
がボート５０５から与えたアドレス制御情報がボート５
０５から内部データバス１０２へ出力されて実効アドレ
ス生成部５０３へ送られることであり、その他の動作は
第１の実施例と同様に行われる。
の実施例ではアドレス制御情報が命令実行部１０１から
内部データバス１０２へ出力されて実効アドレス生成部
５０３へ送られるのに対して、第２の実施例では使用者
がボート５０５から与えたアドレス制御情報がボート５
０５から内部データバス１０２へ出力されて実効アドレ
ス生成部５０３へ送られることであり、その他の動作は
第１の実施例と同様に行われる。
以上述べたように、これらの実施例のマイクロコンピュ
ータは、セグメントアドレス情報を指定のビット数分だ
け上位（左）へ桁移動させて、オフセットアドレス情報
に加算して、実効アドレス情報を生成することにより、
大小様々なメモリ空間のシステムに、それぞれ柔軟に適
応することができる。
ータは、セグメントアドレス情報を指定のビット数分だ
け上位（左）へ桁移動させて、オフセットアドレス情報
に加算して、実効アドレス情報を生成することにより、
大小様々なメモリ空間のシステムに、それぞれ柔軟に適
応することができる。
これにより、これらの実施例で以下の利点が得られるこ
とになる。
とになる。
（ａ）メモリ空間の大きなシステムにも小さなシステム
にも適応できる。
にも適応できる。
メモリ空間を大きくする必要があるシステムでは、セグ
メントアドレス情報をオフセットアドレス情報に対して
、上位へ桁移動させる指定のビット・数を大きく定める
ことができる。
メントアドレス情報をオフセットアドレス情報に対して
、上位へ桁移動させる指定のビット・数を大きく定める
ことができる。
また、小さいメモリ空間で済むシステムでは、その指定
のビット数を小さく定めることができる。
のビット数を小さく定めることができる。
（ｂ）システムに最適なメモリ空間のサイズとセグメン
トの良い使用効率とを提供できる。
トの良い使用効率とを提供できる。
メモリ空間の拡大とセグメントの使用効率の良さとは背
反関係にあるが、システムに合せて上位へ桁移動させる
ビット数を選択して指定できるので、最適なバランスの
とれたメモリ空間のサイズとセグメントの使用効率とを
選択できる。
反関係にあるが、システムに合せて上位へ桁移動させる
ビット数を選択して指定できるので、最適なバランスの
とれたメモリ空間のサイズとセグメントの使用効率とを
選択できる。
（Ｃ）処理速度に影響させないで実施できる。
上記の上位へ桁移動させるビット数は、命令やボートな
どで容易に設定できる。また、このビット・数をセレク
タで切替えているので、上位へ桁移動させ゛る動作は、
速やかに実施でき、あまり遅延が生ずることもなく、処
理速度に影響させないで実施できる。
どで容易に設定できる。また、このビット・数をセレク
タで切替えているので、上位へ桁移動させ゛る動作は、
速やかに実施でき、あまり遅延が生ずることもなく、処
理速度に影響させないで実施できる。
以上説明したように、本発明のマイクロコンピュータは
、上位アドレス情報を指定のビット数分だけ上位へ桁移
動させて、下位アドレス情報に加算して、実効アドレス
情報を生成することにより、大小様々なメモリ空間のシ
ステムに、それぞれ適応することができるという効果を
有している。
、上位アドレス情報を指定のビット数分だけ上位へ桁移
動させて、下位アドレス情報に加算して、実効アドレス
情報を生成することにより、大小様々なメモリ空間のシ
ステムに、それぞれ適応することができるという効果を
有している。
【図面の簡単な説明】
第１図は本発明のマイクロコンピュータの第１の実施例
を示すブロック図、第２図および第３図は第１の実施例
のマイクロコンピュータにおける実効アドレス情報の算
定方法を示す実効アドレス算定方法説明図、第４図は第
１図の実効アドレス生成部の一例を示すブロック図、第
５図は本発明のマイクロコンピュータの第２の実施例を
示すブロック図、第６図は従来のマイクロコンピュータ
の一例を示すブロック図、第７図は第６図の実効アドレ
ス生成部の一例を示すブロック図、第８図は従来のマイ
クロコンピュータにおける実効アドレス情報の算定方法
を示す実効アドレス算定方法説明図である。 １００・・・・・・マイクロコンピュータ、１０１・・
・・・・命令実行部、１０２・・・・・・内部データバ
ス、１０３・・・・・・実効アドレス生成部、１０３−
１・・・・・・セグメントアドレスラッチ、１０３−２
・・・・・・バス、１０３−３・・・・・・オフセット
アドレスラッチ、１０３−４・・・・・・バス、１０３
−５・・・・・・アドレス制御レジスタ、１０３−６・
・・・・・アドレス制御信号、１０３〜７・・・・・・
オフセットアドレスセνクタ、１０３−８．１０３−９
・・・・・・バス、１０３〜１０・・・・・・アドレス
加算器、１０３−１１・・・・・・バス、１０３−１２
・・・・・・実効アドレスラッチ、１０４・・・・・・
アドレスバス、５００・・・・・・マイクロコンピュー
タ、５０１・・・・・・命令実行部、５０２・・・・・
・内部データバス、５０３・・・・・・実効アドレス生
成部、５０４・・・・・・アドレスバス、５０５・・・
・・・ボート、６００・・・・・・マイクロコンピュー
タ、６０１・・・・・・命令実行部、６０２・・・・・
・内部データバス、６０３・・・・・・実効アドレス生
成部、６０３−１・・・・・・セグメントアドレスラッ
チ、６０３−２・・・・・・バス、６０３−３・・・・
・・オフセットアドレスラッチ、６０３−４゜６０３−
５・・・・・・バス、６０３−６・・・・・・アドレス
加算器、６０３−７・・・・・・バス、６０３−８・・
・・・・実効アドレスラッチ、６０４・・・・・・アド
レスバス。
を示すブロック図、第２図および第３図は第１の実施例
のマイクロコンピュータにおける実効アドレス情報の算
定方法を示す実効アドレス算定方法説明図、第４図は第
１図の実効アドレス生成部の一例を示すブロック図、第
５図は本発明のマイクロコンピュータの第２の実施例を
示すブロック図、第６図は従来のマイクロコンピュータ
の一例を示すブロック図、第７図は第６図の実効アドレ
ス生成部の一例を示すブロック図、第８図は従来のマイ
クロコンピュータにおける実効アドレス情報の算定方法
を示す実効アドレス算定方法説明図である。 １００・・・・・・マイクロコンピュータ、１０１・・
・・・・命令実行部、１０２・・・・・・内部データバ
ス、１０３・・・・・・実効アドレス生成部、１０３−
１・・・・・・セグメントアドレスラッチ、１０３−２
・・・・・・バス、１０３−３・・・・・・オフセット
アドレスラッチ、１０３−４・・・・・・バス、１０３
−５・・・・・・アドレス制御レジスタ、１０３−６・
・・・・・アドレス制御信号、１０３〜７・・・・・・
オフセットアドレスセνクタ、１０３−８．１０３−９
・・・・・・バス、１０３〜１０・・・・・・アドレス
加算器、１０３−１１・・・・・・バス、１０３−１２
・・・・・・実効アドレスラッチ、１０４・・・・・・
アドレスバス、５００・・・・・・マイクロコンピュー
タ、５０１・・・・・・命令実行部、５０２・・・・・
・内部データバス、５０３・・・・・・実効アドレス生
成部、５０４・・・・・・アドレスバス、５０５・・・
・・・ボート、６００・・・・・・マイクロコンピュー
タ、６０１・・・・・・命令実行部、６０２・・・・・
・内部データバス、６０３・・・・・・実効アドレス生
成部、６０３−１・・・・・・セグメントアドレスラッ
チ、６０３−２・・・・・・バス、６０３−３・・・・
・・オフセットアドレスラッチ、６０３−４゜６０３−
５・・・・・・バス、６０３−６・・・・・・アドレス
加算器、６０３−７・・・・・・バス、６０３−８・・
・・・・実効アドレスラッチ、６０４・・・・・・アド
レスバス。
Claims (1)
- 【特許請求の範囲】 （Ａ）命令実行時に、広い範囲のアドレスを指示するた
めの上位アドレス情報と、狭い範囲のアドレスを指示す
るための下位アドレス情報とを供給する命令実行部、 （Ｂ）前記上位アドレス情報を前記下位アドレス情報に
対してどれだけ上位に位置させるかを使用者が指示した
アドレス制御情報で、指定された桁位置に移動した前記
上位アドレス情報を、前記下位アドレス情報に加算する
ことにより、実効アドレス情報を生成する実効アドレス
生成部、 を備えることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274888A JPH01216426A (ja) | 1988-02-24 | 1988-02-24 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274888A JPH01216426A (ja) | 1988-02-24 | 1988-02-24 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01216426A true JPH01216426A (ja) | 1989-08-30 |
Family
ID=12644634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274888A Pending JPH01216426A (ja) | 1988-02-24 | 1988-02-24 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01216426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444624A2 (en) * | 1990-02-26 | 1991-09-04 | Nec Corporation | Apparatus for generating an address to access a memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61250752A (ja) * | 1985-04-30 | 1986-11-07 | Fujitsu Ltd | アドレス拡張方式 |
-
1988
- 1988-02-24 JP JP4274888A patent/JPH01216426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61250752A (ja) * | 1985-04-30 | 1986-11-07 | Fujitsu Ltd | アドレス拡張方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444624A2 (en) * | 1990-02-26 | 1991-09-04 | Nec Corporation | Apparatus for generating an address to access a memory |
| JPH03248240A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3982231A (en) | Prefixing in a multiprocessing system | |
| JPH01216426A (ja) | マイクロコンピュータ | |
| CA1115425A (en) | Data processor with address extension | |
| JPS5821307B2 (ja) | アドレス変換機能を持つたデ−タ処理装置 | |
| JP2658473B2 (ja) | マイクロコンピュータ | |
| JPS62549B2 (ja) | ||
| JPH0553920A (ja) | 構造化アドレス生成装置 | |
| JP2003196156A (ja) | 情報処理装置および情報処理方法 | |
| JPS58208981A (ja) | アドレス制御回路 | |
| JPS581262A (ja) | メモリアドレス制御方式 | |
| JP2692180B2 (ja) | マイクロコンピュータ | |
| JPH02105951A (ja) | アドレスデータ作成回路及びこれを内蔵するデジタル信号処理装置 | |
| SU790017A1 (ru) | Логическое запоминающее устройство | |
| JPH02245842A (ja) | アドレス拡張装置 | |
| JP2556904B2 (ja) | 高速加減算演算装置 | |
| JPH0528857B2 (ja) | ||
| JPH0683618A (ja) | フラグ制御回路 | |
| JP2600266B2 (ja) | アドレス生成装置 | |
| SU1444876A1 (ru) | Устройство дл поворота системы координат | |
| JP3124361B2 (ja) | メモリデータロード装置 | |
| JPS58217033A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS63181030A (ja) | 特定デ−タパタ−ンにおける演算高速化システム | |
| JPH07107969B2 (ja) | アドレス生成回路 | |
| JPS622317A (ja) | 多値比較一致検出回路 | |
| JPS6279521A (ja) | 論理演算装置 |