JPS6279521A - 論理演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理演算装置における演算速度の高速化に関す
る。

〔発明の概要〕

本発明は論理演算の中の加減算において、演算結果を書
き込み専用記憶装置に記憶させることＫより、演算速度
の高速化および演算結果の高精度化を目的としたもので
ある。

〔従来の技術〕

従来の論理演算装置は、基本的には桁上げ判別部と演算
部とから構成され、同じ構成の回路が論理演算装置のビ
ット数だけ並列に置かれている。

そして、各ビットごと演算を行なう場合、各ビットでは
前段のビットから桁上げ信号とそのビットに入力された
信号とから演薯結果が出力されている。

〔発明が解決しようとする問題点及び目的〕しかし、従
来の論理演算装置は、桁上げ信号な前段のビットのデー
タ状ａＶｃ依存しているため、演算結果の精度ｂ″−悪
くなりがちとなり、演算速度の高速化が困難、という問
題点を有していた。そこで、本考案は従来のこのような
問題点を解決するため、演算速度の高速化と演算結果の
高精度化ダ夾現することを目的とする。

〔問題点を解決するための手段〕

本発明の論理演算装置は、論理演算の加減算の演算結果
の出力方法において、書き込み専用記憶装置のメモリ一
番地を２つの被演算信号により決定し、その番地にもる
信号を読み出し演算結果とすることを特徴とする。

〔実施例〕

第１図は、本発明の実施例を示すブロック図である。４
け減算用データ変換回路、５Ｖ！外部入カキヤリーがあ
る場合入力データに１を加七る回路、６および７ｉＪＲ
ＯＭの番地を決定するデコーダ、８は演算結果のデータ
がメモリされているＲＯＭである。

破波Ｗ信号１は４に入力されると、減算の場合は１の補
数に変換し、加算の場合は１をそのまま出力し６のデコ
ーダに入力する。被演算イｇ号２は５に入力し３の外部
人カヤヤリ−がある場合け２に２進ｆｉｏ００１を加え
、３がない場合け２をそのまま７へ入力する。６と７の
デコーダにより選択された番地に収められているデータ
を８から読み出］７演算結果９と十ヤリ−１ｏの信号と
なり出ノ】される。

〔発明の効果〕

以−ト述べたように本発明によハげ、論理演ｎ−装置に
演算結果をＲＯＭに傷き込み、１４１１減掬さｔする信
号により決定さｆするメモリ番地のデータを読人出し演
η結果とする回路を構ｌｉｄ　したので、各ビ。

トごとの桁トげ発生信号ｈ′−不要となり、従って演算
速度の高速化と演η結果の高ｔ＃　１１−化が可能と因
う効果が得られる。

【図面の簡単な説明】

第１図は本発明による論ｆ！ｌｌ演Ｗ１す１路の７９７
２図である。 １・・・・・・被演算信号Ａ ２・・・・・・被演算倍ＤＢ ３・・・・・・外部人力・ｔヤリ− ４・・・・・・減算用データ変換回路 ５・・・・・・外部人カヤヤリ−による・・・・　デー
タ修正回路 ６・・・・・・デコーダ ７・・・・・・デコーダ ８・・・・・・演算結果のデータＲＯＭ９・・・・・演
貴結果の出力信づ １０・・・・・・ヤヤリー信号 以　　　　−ト

Claims (1)

【特許請求の範囲】
1. 論理演算の加減算の演算結果の出力方法において書き込
   み専用記憶装置のメモリーの番地を２つの被演算信号に
   より決定し、その番地にある信号を読み出し演算結果と
   することを特徴とする論理演算装置。