JPH05257797A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH05257797A JPH05257797A JP4038920A JP3892092A JPH05257797A JP H05257797 A JPH05257797 A JP H05257797A JP 4038920 A JP4038920 A JP 4038920A JP 3892092 A JP3892092 A JP 3892092A JP H05257797 A JPH05257797 A JP H05257797A
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- JP
- Japan
- Prior art keywords
- value
- register
- pointer
- bit width
- bus
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- Withdrawn
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】物理的アドレスの拡張生成を行なうマイクロプ
ロセッサにおいて、バンクやセグメント境界を意識しな
い大容量のメモリアクセスを可能とするとともにプログ
ラムの負荷を軽減し、処理の高速化をはかる。 【構成】物理的アドレスのビット幅以上のビット幅を有
するポインタ１４備える。ポインタ１４の指示値による
メモリ２の読出書込動作を起動する仮想レジスタ１３を
備える。ポインタ１４の指示値の更新用の数値を指定す
るコントロールレジスタ１５を備える。読出書込動作の
ときコントロールレジスタ１５の数値を加減算すること
によりポインタの指示値を更新する演算回路１６とを備
える。
ロセッサにおいて、バンクやセグメント境界を意識しな
い大容量のメモリアクセスを可能とするとともにプログ
ラムの負荷を軽減し、処理の高速化をはかる。 【構成】物理的アドレスのビット幅以上のビット幅を有
するポインタ１４備える。ポインタ１４の指示値による
メモリ２の読出書込動作を起動する仮想レジスタ１３を
備える。ポインタ１４の指示値の更新用の数値を指定す
るコントロールレジスタ１５を備える。読出書込動作の
ときコントロールレジスタ１５の数値を加減算すること
によりポインタの指示値を更新する演算回路１６とを備
える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にバンクレジスタやセグメントレジスタ等により
物理アドレスの拡張生成を行なうマイクロプロセッサに
関する。
し、特にバンクレジスタやセグメントレジスタ等により
物理アドレスの拡張生成を行なうマイクロプロセッサに
関する。
【０００２】
【従来の技術】従来のこの種のマイクロプロセッサ６
は、図２に示すように、ＣＰＵ１１と、バス制御ユニッ
ト１２と、内部アドレスバス１７と、内部コントロール
バス１８と、内部データバス１９とを備えて構成されて
いた。そして、バス制御ユニット１２を介して、内部の
各バスとインターフェースする外部アドレスバス３と、
外部コントロールバス４と、外部データバス５と、メモ
リ２とを備えてマイクロプロセッサシステムが構成され
ていた。
は、図２に示すように、ＣＰＵ１１と、バス制御ユニッ
ト１２と、内部アドレスバス１７と、内部コントロール
バス１８と、内部データバス１９とを備えて構成されて
いた。そして、バス制御ユニット１２を介して、内部の
各バスとインターフェースする外部アドレスバス３と、
外部コントロールバス４と、外部データバス５と、メモ
リ２とを備えてマイクロプロセッサシステムが構成され
ていた。
【０００３】ＣＰＵ１１は、加算器１１１と、内部デー
タバス１９のビット幅に等しいビット幅のオフセットレ
ジスタ１１２と、予め設定した固定の値を格納したセグ
メントレジスタ１１３とを備えて構成されていた。
タバス１９のビット幅に等しいビット幅のオフセットレ
ジスタ１１２と、予め設定した固定の値を格納したセグ
メントレジスタ１１３とを備えて構成されていた。
【０００４】次に、従来のマイクロプロセッサの動作に
ついて説明する。
ついて説明する。
【０００５】マイクロプロセッサ６は、ＣＰＵ１１がオ
フセットレジスタ１１２の格納値とセグメントレジスタ
１１３の格納値に２のシフト数乗の値を乗算した乗算値
とを加算器１１１により加算した加算値を物理アドレス
とする読出書込動作を行なう。
フセットレジスタ１１２の格納値とセグメントレジスタ
１１３の格納値に２のシフト数乗の値を乗算した乗算値
とを加算器１１１により加算した加算値を物理アドレス
とする読出書込動作を行なう。
【０００６】まず、以上のようにして生成された物理ア
ドレスは、内部アドレスバス１７と、バス制御ユニット
１２と、外部アドレスバス３とを介してメモリ２に入力
される。次に、内部コントロールバス１８と、バス制御
ユニット１２と、外部コントロールバス４とを介した制
御により、内部データバス１９と、バス制御ユニット１
２と、外部データバス５とを介して、ＣＰＵ１１とメモ
リ２との間でデータの読出書込動作を行なうというもの
であった。
ドレスは、内部アドレスバス１７と、バス制御ユニット
１２と、外部アドレスバス３とを介してメモリ２に入力
される。次に、内部コントロールバス１８と、バス制御
ユニット１２と、外部コントロールバス４とを介した制
御により、内部データバス１９と、バス制御ユニット１
２と、外部データバス５とを介して、ＣＰＵ１１とメモ
リ２との間でデータの読出書込動作を行なうというもの
であった。
【０００７】アクセス可能なメモリ２の容量は、固定値
であるセグメントレジスタ１１３の格納値に対してオフ
セットレジスタ１１２のビット幅、すなわち、内部デー
タバス１９のビット幅で指定できるアドレス値の範囲に
制限される。したがって、これ以外のアドレスをもつメ
モリに対してアクセスする場合には、予めセグメントレ
ジス１１３タの格納値を適切な値に再設定しなければな
らない。特に、メモリ２が内部データバス１９のビット
幅で指定できるアドレス値の範囲を越えるような大容量
の連続したメモリであり、これをを連続的にアクセスす
るような場合には、オフセットレジスタ１１２のオーバ
フローをアクセスごとにチエックし、オーバフローが発
生する度にセグメントレジスタ１１３の内容を更新する
必要があるというものであった。
であるセグメントレジスタ１１３の格納値に対してオフ
セットレジスタ１１２のビット幅、すなわち、内部デー
タバス１９のビット幅で指定できるアドレス値の範囲に
制限される。したがって、これ以外のアドレスをもつメ
モリに対してアクセスする場合には、予めセグメントレ
ジス１１３タの格納値を適切な値に再設定しなければな
らない。特に、メモリ２が内部データバス１９のビット
幅で指定できるアドレス値の範囲を越えるような大容量
の連続したメモリであり、これをを連続的にアクセスす
るような場合には、オフセットレジスタ１１２のオーバ
フローをアクセスごとにチエックし、オーバフローが発
生する度にセグメントレジスタ１１３の内容を更新する
必要があるというものであった。
【０００８】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサは、固定のセグメントレジスタの格納値に
対して内部データバスのビット幅で指定できるアドレス
値の範囲の以外のアドレスをもつメモリに対してアクセ
スする場合には、予めセグメントレジスタの格納値を適
切な値に再設定する必要があり、特に、内部データバス
のビット幅で指定できるアドレス値の範囲を越えるよう
な大容量の連続したメモリを連続的にアクセスする場合
には、オフセットレジスタのオーバフローをアクセスご
とにチエックし、オーバフローが発生する度にセグメン
トレジスタの内容を更新する必要があるため、プログラ
ムの負荷が大きくなるとともに処理時間が長くなるとい
う欠点があった。
ロプロセッサは、固定のセグメントレジスタの格納値に
対して内部データバスのビット幅で指定できるアドレス
値の範囲の以外のアドレスをもつメモリに対してアクセ
スする場合には、予めセグメントレジスタの格納値を適
切な値に再設定する必要があり、特に、内部データバス
のビット幅で指定できるアドレス値の範囲を越えるよう
な大容量の連続したメモリを連続的にアクセスする場合
には、オフセットレジスタのオーバフローをアクセスご
とにチエックし、オーバフローが発生する度にセグメン
トレジスタの内容を更新する必要があるため、プログラ
ムの負荷が大きくなるとともに処理時間が長くなるとい
う欠点があった。
【０００９】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、内部データバスのビット幅と等しい第一のビッ
ト幅の第一のレジスタの第一の格納値と予め設定したビ
ット幅の第二のレジスタの第二の格納値に２の整数乗の
固定値を乗算した値とを加算した加算値によりメモリの
物理的アドレスを指定するマイクロプロセッサにおい
て、前記物理的アドレスのビット幅以上である予め定め
た第二のビット幅を有するポインタと、前記ポインタの
指示値による前記メモリの読出書込動作を起動する仮想
レジスタと、前記ポインタの前記指示値の更新用の数値
を指定するコントロールレジスタと、前記読出書込動作
のとき前記コントロールレジスタの前記数値を加減算す
ることにより前記ポインタの前記指示値を更新する演算
回路とを備えて構成されている。
ッサは、内部データバスのビット幅と等しい第一のビッ
ト幅の第一のレジスタの第一の格納値と予め設定したビ
ット幅の第二のレジスタの第二の格納値に２の整数乗の
固定値を乗算した値とを加算した加算値によりメモリの
物理的アドレスを指定するマイクロプロセッサにおい
て、前記物理的アドレスのビット幅以上である予め定め
た第二のビット幅を有するポインタと、前記ポインタの
指示値による前記メモリの読出書込動作を起動する仮想
レジスタと、前記ポインタの前記指示値の更新用の数値
を指定するコントロールレジスタと、前記読出書込動作
のとき前記コントロールレジスタの前記数値を加減算す
ることにより前記ポインタの前記指示値を更新する演算
回路とを備えて構成されている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明のマイクロプロセッサの一実
施例を示すブロック図である。
施例を示すブロック図である。
【００１２】本実施例のマイクロプロセッサ１は、図１
に示すように、従来例と同様のＣＰＵ１１と、バス制御
ユニット１２と、内部アドレスバス１７と、内部コント
ロールバス１８と、内部データバス１９とに加えて、仮
想レジスタ１３と、内部データバス１９のビット幅で指
定できる物理アドレスのビット幅より大きいビット幅の
ポインタ１４と、ポインタ１４の更新用の数値を指定す
るコントロールレジスタ１５と、コントロールレジスタ
１５が指定する数値を加減算してポインタ１４を更新す
る加減算器１６ととを備えて構成されている。そして、
バス制御ユニット１２を介して、内部の各バスとインタ
ーフェースする外部アドレスバス３と、外部コントロー
ルバス４と、外部データバス５と、メモリ２とを備えて
マイクロプロセッサシステムが構成されている。
に示すように、従来例と同様のＣＰＵ１１と、バス制御
ユニット１２と、内部アドレスバス１７と、内部コント
ロールバス１８と、内部データバス１９とに加えて、仮
想レジスタ１３と、内部データバス１９のビット幅で指
定できる物理アドレスのビット幅より大きいビット幅の
ポインタ１４と、ポインタ１４の更新用の数値を指定す
るコントロールレジスタ１５と、コントロールレジスタ
１５が指定する数値を加減算してポインタ１４を更新す
る加減算器１６ととを備えて構成されている。そして、
バス制御ユニット１２を介して、内部の各バスとインタ
ーフェースする外部アドレスバス３と、外部コントロー
ルバス４と、外部データバス５と、メモリ２とを備えて
マイクロプロセッサシステムが構成されている。
【００１３】ＣＰＵ１１は、加算器１１１と、内部デー
タバス１８のビット幅に等しいビット幅のオフセットレ
ジスタ１１２と、予め設定した固定の値を格納したセグ
メントレジスタ１１３とを備えて構成されている。
タバス１８のビット幅に等しいビット幅のオフセットレ
ジスタ１１２と、予め設定した固定の値を格納したセグ
メントレジスタ１１３とを備えて構成されている。
【００１４】次に、本実施例の動作について説明する。
【００１５】まず、通常は前述の従来例と同様に、マイ
クロプロセッサ１は、ＣＰＵ１１がオフセットレジスタ
１１２の格納値とセグメントレジスタ１１３の格納値に
２のシフト数乗の値を乗算した乗算値とを加算器１１１
により加算した加算値を物理アドレスとする読出書込動
作を行なう。この場合の動作は従来例と同一であり、説
明が重複するので冗長とならないよう省略する。
クロプロセッサ１は、ＣＰＵ１１がオフセットレジスタ
１１２の格納値とセグメントレジスタ１１３の格納値に
２のシフト数乗の値を乗算した乗算値とを加算器１１１
により加算した加算値を物理アドレスとする読出書込動
作を行なう。この場合の動作は従来例と同一であり、説
明が重複するので冗長とならないよう省略する。
【００１６】次に、ＣＰＵ１１が、内部アドレスバス１
７および内部コントロールバス１８を介して仮想レジス
タ１３をアクセスすると、ポインタ１４で指定される物
理アドレスを外部アドレスバス３に出力する。ここで、
ポインタ１４のビット幅は、内部データバス１９のビッ
ト幅で指定できる物理アドレスのビット幅より大きく、
メモリ２の容量を十分カバーするアドレス値範囲に対応
するものである。そして、この物理アドレスによって、
アドレスされるメモリ２のデータを、外部コントロール
バス４と外部データバス５とバス制御ユニット１２と内
部コントロールバス１８と内部データバス１９とを介し
てアクセスする。このとき、ポイタ１４の内容は加減算
器１６により、コントロールレジスタ１５で指定される
数値分を加減算されることにより更新される。
７および内部コントロールバス１８を介して仮想レジス
タ１３をアクセスすると、ポインタ１４で指定される物
理アドレスを外部アドレスバス３に出力する。ここで、
ポインタ１４のビット幅は、内部データバス１９のビッ
ト幅で指定できる物理アドレスのビット幅より大きく、
メモリ２の容量を十分カバーするアドレス値範囲に対応
するものである。そして、この物理アドレスによって、
アドレスされるメモリ２のデータを、外部コントロール
バス４と外部データバス５とバス制御ユニット１２と内
部コントロールバス１８と内部データバス１９とを介し
てアクセスする。このとき、ポイタ１４の内容は加減算
器１６により、コントロールレジスタ１５で指定される
数値分を加減算されることにより更新される。
【００１７】したがって、メモリバンクやメモリセグメ
ントのアドレス境界を意識することなく連続的に大容量
のメモリアクセスが可能となる。
ントのアドレス境界を意識することなく連続的に大容量
のメモリアクセスが可能となる。
【００１８】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、物理的アドレスのビット幅以上のビット
幅を有するポインタと、ポインタの指示値によるメモリ
の読出書込動作を起動する仮想レジスタと、ポインタの
指示値の更新用の数値を指定するコントロールレジスタ
と、読出書込動作のときコントロールレジスタの数値を
加減算することによりポインタの指示値を更新する演算
回路とを備えることにより、ポインタにより間接アドレ
ッシングにより、メモリバンクやメモリセグメントのア
ドレス境界を意識することなく連続的に大容量のメモリ
アクセスが可能となるので、プログラムの負荷が軽減さ
れるとともに処理時間を短縮できるという効果がある。
プロセッサは、物理的アドレスのビット幅以上のビット
幅を有するポインタと、ポインタの指示値によるメモリ
の読出書込動作を起動する仮想レジスタと、ポインタの
指示値の更新用の数値を指定するコントロールレジスタ
と、読出書込動作のときコントロールレジスタの数値を
加減算することによりポインタの指示値を更新する演算
回路とを備えることにより、ポインタにより間接アドレ
ッシングにより、メモリバンクやメモリセグメントのア
ドレス境界を意識することなく連続的に大容量のメモリ
アクセスが可能となるので、プログラムの負荷が軽減さ
れるとともに処理時間を短縮できるという効果がある。
【図１】本発明のマイクロプロセッサの一実施例を示す
ブロック図である。
ブロック図である。
【図２】従来のマイクロプロセッサの一例を示すブロッ
ク図である。
ク図である。
１，６ マイクロプロセッサ ２ メモリ ３ 外部アドレスバス ４ 外部コントロールバス ５ 外部データバス １１ ＣＰＵ １２ バス制御ユニット １３ 仮想レジスタ １４ ポインタ １５ コントロールレジスタ １６ 加減算器 １７ 内部アドレスバス １８ 内部コントロールバス １９ 内部データバス １１１ 加算器 １１２ オフセットレジスタ １１３ セグメントレジスタ
Claims (1)
- 【請求項１】 内部データバスのビット幅と等しい第一
のビット幅の第一のレジスタの第一の格納値と予め設定
したビット幅の第二のレジスタの第二の格納値に２の整
数乗の固定値を乗算した値とを加算した加算値によりメ
モリの物理的アドレスを指定するマイクロプロセッサに
おいて、 前記物理的アドレスのビット幅以上である予め定めた第
二のビット幅を有するポインタと、 前記ポインタの指示値による前記メモリの読出書込動作
を起動する仮想レジスタと、 前記ポインタの前記指示値の更新用の数値を指定するコ
ントロールレジスタと、 前記読出書込動作のとき前記コントロールレジスタの前
記数値を加減算することにより前記ポインタの前記指示
値を更新する演算回路とを備えることを特徴とするマイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038920A JPH05257797A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038920A JPH05257797A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257797A true JPH05257797A (ja) | 1993-10-08 |
Family
ID=12538657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038920A Withdrawn JPH05257797A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257797A (ja) |
-
1992
- 1992-02-26 JP JP4038920A patent/JPH05257797A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |